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1. (WO2017133126) ARRAY SUBSTRATE AND MANUFACTURING METHOD FOR ARRAY SUBSTRATE
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2017/133126 International Application No.: PCT/CN2016/082105
Publication Date: 10.08.2017 International Filing Date: 13.05.2016
IPC:
G02F 1/1335 (2006.01) ,G02F 1/1343 (2006.01)
G PHYSICS
02
OPTICS
F
DEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
1
Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
01
for the control of the intensity, phase, polarisation or colour
13
based on liquid crystals, e.g. single liquid crystal display cells
133
Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
1333
Constructional arrangements
1335
Structural association of optical devices, e.g. polarisers, reflectors, with the cell
G PHYSICS
02
OPTICS
F
DEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
1
Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
01
for the control of the intensity, phase, polarisation or colour
13
based on liquid crystals, e.g. single liquid crystal display cells
133
Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
1333
Constructional arrangements
1343
Electrodes
Applicants:
深圳市华星光电技术有限公司 SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; 中国广东省深圳市 光明新区塘明大道9-2号 No.9-2, Tangming Rd, Guangming New District Shenzhen, Guangdong 518132, CN
Inventors:
徐向阳 XU, Xiangyang; CN
Agent:
广州三环专利商标代理有限公司 SCIHEAD IP LAW FIRM; 中国广东省广州市 越秀区先烈中路80号汇华商贸大厦1508室 Room 1508, Huihua Commercial & Trade Building No. 80, XianLie Zhong Road, Yuexiu District Guangzhou, Guangdong 510070, CN
Priority Data:
201610069410.001.02.2016CN
Title (EN) ARRAY SUBSTRATE AND MANUFACTURING METHOD FOR ARRAY SUBSTRATE
(FR) SUBSTRAT DE MATRICE ET PROCÉDÉ DE FABRICATION D'UN SUBSTRAT DE MATRICE
(ZH) 阵列基板及阵列基板的制备方法
Abstract:
(EN) An array substrate (10) and a manufacturing method for the array substrate (10). The array substrate (10) comprises a substrate (100) and a plurality of gate lines (200), a plurality of data lines (300) and a plurality of common electrode lines (400) arranged on the same side of the substrate (100). The substrate (100) comprises a first surface (110), the gate lines (200) are distributed on the first surface (110) at intervals and are insulated from the data lines (300) distributed at intervals via a first insulation layer (820), and an area between two adjacent gate lines (200) and two adjacent data lines (300) is a pixel area. The array substrate (10) further comprises a thin film transistor (800), a common electrode (500) and pixel electrodes (600) arranged in the pixel area. The thin film transistor (800) comprises a gate electrode (810), a channel layer (830), a source electrode (840) and a drain electrode (850), wherein the gate electrode (810) and the common electrode (500) are arranged on the first surface (110); the common electrode (500) is parallel to the gate electrode (810), is electrically connected to the common electrode lines (400) and is a transparent conductive layer; the channel layer (830), the source electrode (840), the drain electrode (850) and the pixel electrodes (600) are arranged on the first insulation layer (820); the source electrode (840) and the drain electrode (850) are arranged at two opposite ends of the channel layer (830); and the pixel electrodes (600) correspond to the common electrode (500) and are electrically connected to the drain electrode (850).
(FR) L'invention se rapporte à un substrat de matrice (10) et à un procédé de fabrication du substrat de matrice (10). Le substrat de matrice (10) comprend un substrat (100), ainsi qu'une pluralité de lignes de grille (200), une pluralité de lignes de données (300) et une pluralité de lignes d'électrodes communes (400) disposées sur le même côté du substrat (100). Ce substrat (100) comporte une première surface (110), les lignes de grille (200) sont réparties sur la première surface (110) à intervalles et isolées des lignes de données (300) réparties à intervalles par le biais d'une première couche isolante (820), et une zone située entre deux lignes de grille (200) adjacentes et deux lignes de données (300) adjacentes est une zone de pixel. Le substrat de matrice (10) inclut en outre un transistor à couches minces (800), une électrode commune (500) et des électrodes de pixel (600) disposés dans la zone de pixel. Le transistor à couches minces (800) comprend une électrode grille (810), une couche de canal (830), une électrode source (840) et une électrode déversoir (850), l'électrode grille (810) et l'électrode commune (500) étant placées sur la première surface (110). L'électrode commune (500) est parallèle à l'électrode grille (810), elle est connectée électriquement aux lignes d'électrodes communes (400), et elle se présente sous la forme d'une couche conductrice transparente. La couche de canal (830), l'électrode source (840), l'électrode déversoir (850) et les électrodes de pixel (600) sont disposées sur la première couche isolante (820). Ladite électrode source (840) et ladite électrode déversoir (850) sont placées à deux extrémités opposées de la couche de canal (830). Les électrodes de pixel (600) correspondent à l'électrode commune (500), et elles sont connectées électriquement à l'électrode déversoir (850).
(ZH) 一种阵列基板(10)及阵列基板(10)的制备方法。阵列基板(10)包括基板(100)及设置在基板(100)同侧的多个栅极线(200)、多个数据线(300)及多个公共电极线(400),基板(100)包括第一表面(110),栅极线(200)间隔排布在第一表面(110)上且与间隔排布数据线(300)通过第一绝缘层(820)绝缘设置,相邻的两条栅极线(200)及相邻的两条数据线(300)之间为像素区域,阵列基板(10)还包括设置在像素区域内的薄膜晶体管(800)、公共电极(500)及像素电极(600),薄膜晶体管(800)包括栅极(810)、沟道层(830)、源极(840)及漏极(850),栅极(810)及公共电极(500)设置在第一表面(110)上,公共电极(500)与栅极(810)平行、与公共电极线(400)电连接且为透明导电层,沟道层(830)、源极(840)、漏极(850)及像素电极(600)设置在第一绝缘层(820)上,且源极(840)与漏极(850)设置在沟道层(830)相对的两端,像素电极(600)与公共电极(500)对应且与漏极(850)电连接。
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)
Also published as:
US20180046050