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1. (WO2017131636) UTILIZING NON-VOLATILE PHASE CHANGE MEMORY IN OFFLINE STATUS AND ERROR DEBUGGING METHODOLOGIES
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Pub. No.: WO/2017/131636 International Application No.: PCT/US2016/014909
Publication Date: 03.08.2017 International Filing Date: 26.01.2016
IPC:
G11C 13/00 (2006.01) ,G11C 29/04 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
13
Digital stores characterised by the use of storage elements not covered by groups G11C11/, G11C23/, or G11C25/173
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
29
Checking stores for correct operation; Testing stores during standby or offline operation
04
Detection or location of defective memory elements
Applicants:
HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP [US/US]; 11445 Compaq Center Drive West Houston, Texas 77070, US
Inventors:
KAPOOR, Mark Vinod; US
MCAFEE, Martin Elmore; US
WIENCHOL, Hermann; US
Agent:
FEBBO, Michael A.; US
Priority Data:
Title (EN) UTILIZING NON-VOLATILE PHASE CHANGE MEMORY IN OFFLINE STATUS AND ERROR DEBUGGING METHODOLOGIES
(FR) UTILISATION DE MÉMOIRE NON VOLATILE À CHANGEMENT DE PHASE À L’ÉTAT HORS LIGNE ET MÉTHODOLOGIES DE DÉBOGAGE D’ERREURS
Abstract:
(EN) Methods and apparatus to store fault data and/or status data associated with an integrated circuit (100) into a memristor system (106) are disclosed. An example method includes determining when a fault corresponding to an integrated circuit (100) has occurred, when first data related to the integrated circuit (100) is updated. An example method further includes storing the first data in a first subset of a plurality of resistive elements. An example method further includes, in response to the detection of the fault, storing second data in a second subset of the plurality of resistive elements, the second data corresponding to an error associated with the fault.
(FR) L’invention concerne des procédés et un appareil de banque de données de défaut et/ou de données d’état associées à un circuit intégré (100) dans un système à memristances (106). Un procédé illustratif consiste à déterminer quand un défaut correspondant à un circuit intégré (100) s’est produit, quand de premières données portant sur le circuit intégré (100) sont actualisées. Un procédé illustratif consiste en outre à conserver les premières données dans un premier sous-ensemble d’une pluralité d’éléments résistifs. Un procédé illustratif consiste en outre, en réponse à la détection du défaut, à conserver de deuxièmes données dans un deuxième sous-ensemble de la pluralité d’éléments résistifs, les deuxièmes données correspondant à une erreur associée au défaut.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
US20190179721