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1. (WO2017112374) METHOD AND APPARATUS FOR USER-LEVEL THREAD SYNCHRONIZATION WITH A MONITOR AND MWAIT ARCHITECTURE
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Pub. No.: WO/2017/112374 International Application No.: PCT/US2016/064114
Publication Date: 29.06.2017 International Filing Date: 30.11.2016
IPC:
G06F 9/30 (2006.01) ,G06F 12/02 (2006.01) ,G06F 12/0811 (2016.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
02
Addressing or allocation; Relocation
[IPC code unknown for G06F 12/0811]
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
CHAFFIN, Benjamin C.; US
KYANKO, Robert J.; US
SODANI, Avinash; US
Agent:
VECCHIA, Brent E.; US
Priority Data:
14/998,21724.12.2015US
Title (EN) METHOD AND APPARATUS FOR USER-LEVEL THREAD SYNCHRONIZATION WITH A MONITOR AND MWAIT ARCHITECTURE
(FR) PROCÉDÉ ET APPAREIL DE SYNCHRONISATION DE FILS DE NIVEAU UTILISATEUR AVEC UNE ARCHITECTURE MWAIT ET DE SURVEILLANCE
Abstract:
(EN) Instructions and logic provide user-level thread synchronization with MONITOR and MWAIT instructions. One or more model specific registers (MSRs) in a processor may be configured in a first execution state to specify support of a user-level thread synchronization architecture. Embodiments include multiple hardware threads or processing cores, corresponding monitored address state storage to store a last monitored address for each of a plurality of execution threads that issues a MONITOR request, cache memory to record MONITOR requests and associated states for addresses of memory storage locations, and responsive to receipt of an MWAIT request for the address, to record an associated wait-to-trigger state of monitored addresses for execution cores associated with an MWAIT request; wherein the execution core is to transition a requesting thread to an optimized sleep state responsive to the receipt of said MWAIT request when said one or more MSRs are configured in the first execution state.
(FR) La présente invention concerne des instructions et une logique fournissant une synchronisation de fils de niveau utilisateur avec des instructions MWAIT et de surveillance. Un ou plusieurs registres spécifiques de modèles (MSR) dans un processeur peuvent être configurés dans un premier état d'exécution pour spécifier la prise en charge d'une architecture de synchronisation de fils de niveau utilisateur. Des modes de réalisation comprennent plusieurs fils matériels ou cœurs de traitement, une mémoire d'état d'adresses surveillées correspondantes pour mémoriser une dernière adresse surveillée pour chaque fil d'une pluralité de fils d'exécution qui émet une requête de surveillance, une mémoire cache pour enregistrer des requêtes de surveillance et des états associés pour des adresses d'emplacements de mémoire, et en réponse à la réception d'une requête MWAIT concernant l'adresse, pour enregistrer un état d'attente de déclenchement associé des adresses surveillées pour les cœurs d'exécution associés à une requête MWAIT; le cœur d'exécution doit faire passer un fil de requête dans un état de sommeil optimisé en réponse à la réception de ladite requête MWAIT lorsque ledit ou lesdits MSR sont configurés dans le premier état d'exécution.
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Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
CN108351781EP3394732