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1. (WO2017112176) INSTRUCTIONS AND LOGIC FOR LOAD-INDICES-AND-PREFETCH-GATHERS OPERATIONS
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2017/112176 International Application No.: PCT/US2016/062708
Publication Date: 29.06.2017 International Filing Date: 18.11.2016
IPC:
G06F 9/30 (2006.01) ,G06F 15/80 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
15
Digital computers in general; Data processing equipment in general
76
Architectures of general purpose stored programme computers
80
comprising an array of processing units with common control, e.g. single instruction multiple data processors
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
YOUNT, Charles R.; US
VALLES, Antonio C.; US
GOKHALE, Indraneil M.; US
OULD-AHMED-VALL, Elmoustapha; US
Agent:
CULPEPPER, Ross G.; US
Priority Data:
14/977,35621.12.2015US
Title (EN) INSTRUCTIONS AND LOGIC FOR LOAD-INDICES-AND-PREFETCH-GATHERS OPERATIONS
(FR) INSTRUCTIONS ET LOGIQUE POUR DES OPÉRATIONS DE CHARGEMENT D'INDICES ET DE PRÉLECTURE DE REGROUPEMENTS
Abstract:
(EN) A processor includes an execution unit to execute instructions to load indices from an array of indices, optionally perform a gather, and prefetch (to a specified cache) elements for a future gather from arbitrary locations in memory. The execution unit includes logic to load, for each element to be gathered or prefetched, an index value to be used in computing the address in memory for the element. The index value may be retrieved from an array of indices that is identified for the instruction. The execution unit includes logic to compute the address based on the sum of a base address that is specified for the instruction and the index value that was retrieved for the data element, with or without scaling. The execution unit includes logic to store gathered data elements in contiguous locations in a destination vector register that is specified for the instruction.
(FR) L'invention concerne un processeur comprenant une unité d'exécution pour l'exécution d'instructions de chargement d'indices à partir d'un ensemble d'indices, l'exécution facultative d'un regroupement et d'une prélecture (vers une mémoire cache) d'éléments pour un regroupement à venir à partir d'emplacements arbitraires dans une mémoire. L'unité d'exécution comprend une logique de chargement, pour chaque élément devant être regroupé ou prélu, d'une valeur d'indice devant être utilisée dans le calcul de l'adresse dans la mémoire pour l'élément. La valeur indice peut être récupérée à partir d'un ensemble d'indices identifié pour l'instruction. L'unité d'exécution comprend une logique de calcul de l'adresse en fonction de la somme d'une adresse de base spécifiée pour l'instruction et de la valeur d'indice récupérée pour l'élément de données, avec ou sans mise à l'échelle. L'unité d'exécution comprend une logique de mémorisation d'éléments de données recueillis dans des emplacements contigus dans un registre vectoriel de destination spécifié pour l'instruction.
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Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
CN108292215EP3394722