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1. (WO2017112171) INSTRUCTIONS AND LOGIC FOR LOAD-INDICES-AND-PREFETCH-SCATTERS OPERATIONS
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Pub. No.: WO/2017/112171 International Application No.: PCT/US2016/062688
Publication Date: 29.06.2017 International Filing Date: 18.11.2016
IPC:
G06F 9/38 (2006.01) ,G06F 12/0862 (2016.01) ,G06F 15/80 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
38
Concurrent instruction execution, e.g. pipeline, look ahead
[IPC code unknown for G06F 12/0862]
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
15
Digital computers in general; Data processing equipment in general
76
Architectures of general purpose stored programme computers
80
comprising an array of processing units with common control, e.g. single instruction multiple data processors
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
GOKHALE, Indraneil M.; US
OULD-AHMED-VALL, Elmoustapha; US
YOUNT, Charles R.; US
VALLES, Antonio C.; US
Agent:
DALGLISH, Leslie E.; US
Priority Data:
14/975,80920.12.2015US
Title (EN) INSTRUCTIONS AND LOGIC FOR LOAD-INDICES-AND-PREFETCH-SCATTERS OPERATIONS
(FR) INSTRUCTIONS ET LOGIQUE POUR DES OPÉRATIONS DE CHARGEMENT D'INDICES ET DE PRÉ-EXTRACTION–DIFFUSION
Abstract:
(EN) A processor includes an execution unit to execute instructions to load indices from an array of indices, optionally perform scatters, and prefetch (to a specified cache) contents of target locations for future scatters from arbitrary locations in memory. The execution unit includes logic to load, for each target location of a scatter or prefetch operation, an index value to be used in computing the address in memory for the operation. The index value may be retrieved from an array of indices identified for the instruction. The execution unit includes logic to compute the addresses based on the sum of a base address specified for the instruction, the index value retrieved for the location, and a prefetch offset (for prefetch operations), with optional scaling. The execution unit includes logic to retrieve data elements from contiguous locations in a source vector register specified for the instruction to be scattered to the memory.
(FR) L'invention concerne un processeur qui comprend une unité d'exécution pour exécuter des instructions pour charger des indices provenant d'un réseau d'indices, de manière facultative réaliser des diffusions, et pré-extraire (vers une mémoire cache spécifiée) des contenus d'emplacements cibles pour de futures diffusions à partir d'emplacements arbitraires dans une mémoire. L'unité d'exécution comprend une logique pour charger, pour chaque emplacement cible d'une opération de diffusion ou de pré-extraction, une valeur d'indice à utiliser lors du calcul de l'adresse en mémoire pour l'opération. La valeur d'indice peut être extraite à partir d'un réseau d'indices identifiés pour l'instruction. L'unité d'exécution comprend une logique pour calculer les adresses sur la base de la somme d'une adresse de base spécifiée pour l'instruction, de la valeur d'indice extraite pour l'emplacement, et d'un décalage de pré-extraction (pour des opérations de pré-extraction), avec une mise à l'échelle facultative. L'unité d'exécution comprend une logique pour extraire des éléments de données à partir d'emplacements contigus dans un registre de vecteur source spécifié pour l'instruction à diffuser vers la mémoire.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
CN108369516EP3391203