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1. (WO2017099908) SCALABLE POLYLITHIC ON-PACKAGE INTEGRATABLE APPARATUS AND METHOD
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Pub. No.: WO/2017/099908 International Application No.: PCT/US2016/059962
Publication Date: 15.06.2017 International Filing Date: 01.11.2016
IPC:
G06F 15/76 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
15
Digital computers in general; Data processing equipment in general
76
Architectures of general purpose stored programme computers
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Inventors:
KHARE, Surhud; IN
SOMASEKHAR, Dinesh; US
BORKAR, Shekhar Y.; US
Agent:
MUGHAL, Usman A.; US
Priority Data:
14/967,23111.12.2015US
Title (EN) SCALABLE POLYLITHIC ON-PACKAGE INTEGRATABLE APPARATUS AND METHOD
(FR) APPAREIL ET PROCÉDÉ INTÉGRABLES DE PAQUET POLYLITHIQUE ÉVOLUTIF
Abstract:
(EN) Described is an apparatus which comprises: a first die including: a processing core; a crossbar switch coupled to the processing core; and a first edge interface coupled to the crossbar switch; and a second die including: a first edge interface positioned at a periphery of the second die and coupled to the first edge interface of the first die, wherein the first edge interface of the first die and the first edge interface of the second die are positioned across each other; a clock synchronization circuit coupled to the second edge interface; and a memory interface coupled to the clock synchronization circuit.
(FR) L'invention concerne un appareil qui comprend : une première puce comprenant : un cœur de traitement ; un commutateur crossbar couplé au cœur de traitement ; et une première interface de bord couplée au commutateur crossbar ; et une seconde puce comprenant : une première interface de bord positionnée au niveau d'une périphérie de la seconde puce et couplée à la première interface de bord de la première puce, la première interface de bord de la première puce et la première interface de bord de la seconde puce étant positionnées l’une sur l'autre ; un circuit de synchronisation d'horloge couplé à la seconde interface de bord ; et une interface de mémoire couplée au circuit de synchronisation d'horloge.
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Publication Language: English (EN)
Filing Language: English (EN)