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1. (WO2017095862) GATE-LEVEL MAPPING OF INTEGRATED CIRCUITS USING MULTI-SPECTRAL IMAGING
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Pub. No.: WO/2017/095862 International Application No.: PCT/US2016/064109
Publication Date: 08.06.2017 International Filing Date: 30.11.2016
IPC:
G01N 21/00 (2006.01)
G PHYSICS
01
MEASURING; TESTING
N
INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
21
Investigating or analysing materials by the use of optical means, i.e. using infra-red, visible, or ultra-violet light
Applicants:
TRUSTEES OF BOSTON UNIVERSITY [US/US]; One Silber Way Boston, Massachusetts 02215, US
Inventors:
ADATO, Ronen; US
JOSHI, Ajay; US
UNLU, M. Selim; US
GOLDBERG, Bennett B.; US
Agent:
THOMPSON, James F.; US
Priority Data:
62/260,93030.11.2015US
Title (EN) GATE-LEVEL MAPPING OF INTEGRATED CIRCUITS USING MULTI-SPECTRAL IMAGING
(FR) MAPPAGE AU NIVEAU PORTE DE CIRCUITS INTÉGRÉS À L'AIDE D'UNE IMAGERIE MULTISPECTRALE
Abstract:
(EN) Optical verification testing of an IC includes obtaining images of the IC by, for each image: (i) illuminating the IC with excitation light, wherein the excitation light corresponds to a respective specific optical excitation of a predefined spectrum of optical excitations (e.g., wavelength spectrum); and (ii) detecting scattered light from the IC in response to the specific optical excitation. For each of a set of sub-regions of the images, the respective sub-region is mapped to at least one of (i) a specific sub-unit of a predefined set of sub-units (e.g., gates) of the IC and (ii) a null result, thereby creating a representation of a detected layout of the IC as an arrangement of the sub-units. The representation can be used to verify that an as-fabricated layout is consistent with an as-designed layout, to detect unauthorized modifications of the IC structure.
(FR) La présente invention concerne un test de vérification optique d'un circuit intégré (CI) qui consiste à obtenir des images du circuit intégré, pour chaque image en : i) éclairant le circuit intégré avec une lumière d'excitation, la lumière d'excitation correspondant à une excitation optique spécifique respective d'un spectre prédéfini d'excitations optiques (par exemple, un spectre de longueur d'onde) ; (ii) et détectant la lumière diffusée depuis le circuit intégré à la suite de l'excitation optique spécifique. Pour chaque sous-région d'un ensemble de sous-régions des images, la sous-région respective est mappée sur (i) une sous-unité spécifique d'un ensemble prédéfini de sous-unités (par exemple, des grilles) du circuit intégré et/ou ii) un résultat nul, ce qui permet de créer une représentation d'une topologie détectée du circuit intégré sous la forme d'un agencement des sous-unités. La représentation peut être utilisée pour vérifier qu'une topologie telle que fabriquée est cohérente avec une topologie telle que conçue, pour détecter des modifications non autorisées de la structure du circuit intégré.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
US20180350062