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1. (WO2017095824) SHIFT REGISTER WITH REDUCED WIRING COMPLEXITY
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2017/095824 International Application No.: PCT/US2016/064034
Publication Date: 08.06.2017 International Filing Date: 29.11.2016
Chapter 2 Demand Filed: 04.10.2017
IPC:
G11C 19/00 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
19
Digital stores in which the information is moved stepwise, e.g. shift registers
Applicants:
GOOGLE LLC [US/US]; 1600 Amphitheatre Parkway Mountain View, California 94043, US
Inventors:
REDGRAVE, Jason Rupert; US
Agent:
CARTER, Michael D.; US
VINCENT, Lester J.; US
MALLIE, Michael J.; US
O'ROURKE, Robert B.; US
Priority Data:
15/352,26015.11.2016US
62/263,53004.12.2015US
Title (EN) SHIFT REGISTER WITH REDUCED WIRING COMPLEXITY
(FR) REGISTRE À DÉCALAGE À FAIBLE COMPLEXITÉ DE CÂBLAGE
Abstract:
(EN) A shift register is described. The shift register includes a plurality of cells and register space. The shift register includes circuitry having inputs to receive shifted data and outputs to transmit shifted data, wherein: i) circuitry of cells physically located between first and second logically ordered cells are configured to not perform any logical shift; ii) circuitry of cells coupled to receive shifted data transmitted by an immediately preceding logically ordered cell comprises circuitry for writing into local register space data received at an input assigned an amount of shift specified in a shift command being executed by the shift register, and, iii) circuitry of cells coupled to transmit shifted data to an immediately following logically ordered cell comprises circuitry to transmit data from an output assigned an incremented shift amount from a shift amount of an input that the data was received on.
(FR) L'invention concerne un registre à décalage. Le registre à décalage comprend une pluralité de cellules et un espace de registre. Le registre à décalage comprend un circuit avec des entrées permettant de recevoir des données et des sorties décalées pour transmettre des données décalées, dans lequel : i) le circuit de cellules physiquement situé entre les première et seconde cellules ordonnées logiquement est configuré pour ne pas effectuer de décalage logique; ii) le circuit de cellules couplé pour recevoir les données décalées transmises par une cellule ordonnée logiquement immédiatement antérieure comprend un circuit permettant d'écrire des données d'espace de registre local reçues au niveau d'une entrée à laquelle est attribuée une quantité de décalage spécifiée dans une instruction de décalage exécutée par le registre à décalage; et iii) le circuit de cellules couplé pour transmettre des données décalées à une cellule ordonnée logiquement immédiatement ultérieure comprend un circuit permettant de transmettre les données à partir d'une sortie à laquelle est attribuée une quantité de décalage incrémentée provenant d'une quantité de décalage d'une entrée de réception des données.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
IN201847013439KR1020180045029CN108140417EP3384498DE112016005552