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1. (WO2017095627) FOLDING DUPLICATE INSTANCES OF MODULES IN A CIRCUIT DESIGN
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2017/095627 International Application No.: PCT/US2016/062095
Publication Date: 08.06.2017 International Filing Date: 15.11.2016
Chapter 2 Demand Filed: 20.05.2017
IPC:
G06F 17/50 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
17
Digital computing or data processing equipment or methods, specially adapted for specific functions
50
Computer-aided design
Applicants:
XILINX, INC. [US/US]; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124, US
Inventors:
GANUSOV, Ilya, K.; US
FRAISSE, Henri; US
SIRASAO, Ashish; US
KAVIANI, Alireza, S.; US
Agent:
PARANDOOSH, David A.; US
PARANDOOSH, David, A.; US
HSU, Frederick; US
Priority Data:
14/960,17604.12.2015US
Title (EN) FOLDING DUPLICATE INSTANCES OF MODULES IN A CIRCUIT DESIGN
(FR) INSTANCES DUPLIQUÉES PLIANTES DE MODULES DANS UNE CONCEPTION DE CIRCUIT
Abstract:
(EN) Disclosed approaches for processing a circuit design include identifying (604) duplicate instances (104, 106) of modules in a representation of the circuit design. A processor circuit (702) performs folding operations (610) for at least one pair of the duplicate instances of a module. One instance of the duplicates is removed (612) from the circuit design, and a multiplexer (210) is inserted (614). The multiplexer receives and selects one of the input signals to the duplicate instances and provides the selected input signal to the remaining instance. For each flip-flop (1 16) in the remaining instance, a pipelined flip-flop (204) is inserted (616, 618). Connections to a first clock signal in the remaining instance are replaced (624) with connections to a second clock signal having twice the frequency of the first clock signal. An alignment circuit (216) is inserted (626) to receive the output signal from the first instance and provide concurrent first and second output signals.
(FR) L'invention concerne des approches pour traiter une conception de circuit, comprenant l'identification (604) d'instances dupliquées (104, 106) de modules dans une représentation de la conception de circuit. Un circuit processeur (702) exécute des opérations de pliage (610) pour au moins une paire des instances dupliquées d'un module. Une instance des copies est éliminée (612) du modèle de circuit et un multiplexeur (210) est introduit (614). Le multiplexeur reçoit et sélectionne l'un des signaux d'entrée aux instances dupliquées et fournit le signal d'entrée sélectionné à l'instance restante. Pour chaque bascule (116) dans l'instance restante, une bascule canalisée (204) est introduite (616, 618). Des connexions à un premier signal d'horloge dans l'instance restante sont remplacées (624) avec des connexions à un second signal d'horloge ayant deux fois la fréquence du premier signal d'horloge. Un circuit d'alignement (216) est introduit (626) pour recevoir le signal de sortie provenant de la première instance et fournir des premier et second signaux de sortie concourants.
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Publication Language: English (EN)
Filing Language: English (EN)