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1. (WO2017069900) DROOP DETECTION AND REGULATION FOR PROCESSOR TILES
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Pub. No.: WO/2017/069900 International Application No.: PCT/US2016/052846
Publication Date: 27.04.2017 International Filing Date: 21.09.2016
IPC:
G05F 1/59 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC.[US/US]; AMD Law Department 2485 Augustine Drive Santa Clara, California 95054, US
Inventors: RODRIGUEZ, Miguel; US
KOSONOCKY, Stephen Victor; US
Agent: POLANSKY, Paul J.; US
Priority Data:
14/919,36421.10.2015US
Title (EN) DROOP DETECTION AND REGULATION FOR PROCESSOR TILES
(FR) DÉTECTION ET RÉGULATION D’AFFAISSEMENT POUR TUILES DE PROCESSEUR
Abstract: front page image
(EN) A processor system includes first and second regulators for regulating an adjusted supply voltage. The first and second regulators generate a plurality of control signals to regulate an adjusted power supply voltage and that generate a charge when a droop level falls below a droop threshold value by implementing first and second control loops. A supply adjustment block with the two regulators and control loops are provided for each processor core allowing different cores to have different regulated supply levels all based on one common supply. One regulator is a global regulator while another is a local regulator found in each of the processing tiles. Processing tiles are grouped into two groups wherein one group includes tiles that may powered down to save power. Voltage rails of the two groups are selectively connected to equalize voltage levels when both groups are powered on and operating.
(FR) L’invention concerne un système de processeur qui inclut de premier et deuxième régulateurs pour la régulation d’une tension d’alimentation réglée. Les premier et deuxième régulateurs génèrent une pluralité de signaux de commande pour réguler une tension d’alimentation électrique réglée et qui génèrent une charge lorsqu’un niveau d’affaissement devient inférieur à une valeur de seuil d’affaissement par la mise en œuvre de première et deuxième boucles de commande. Un bloc de réglage d’alimentation comportant les deux régulateurs et les deux boucles de commande est installé pour chaque cœur de processeur permettant d’appliquer à des cœurs différents des niveaux d’alimentation régulés différents tous sur la base d’une alimentation commune. Un régulateur est un régulateur global tandis que l’autre est un régulateur local trouvé dans chacune des tuiles de traitement. Les tuiles de traitement sont regroupées en deux groupes, un groupe incluant des tuiles qui peuvent être désactivées pour économiser la puissance. Des rails de tension des deux groupes sont sélectivement connectés pour égaliser les niveaux de tension lorsque les deux groupes sont activés et en fonctionnement.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)