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1. (WO2017068945) SEMICONDUCTOR WAFER PROCESSING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/068945    International Application No.:    PCT/JP2016/079247
Publication Date: 27.04.2017 International Filing Date: 03.10.2016
IPC:
H01L 21/304 (2006.01), B24B 7/04 (2006.01), B24B 7/22 (2006.01), B24B 27/06 (2006.01)
Applicants: SUMCO CORPORATION [JP/JP]; 2-1, Shibaura 1-chome, Minato-ku, Tokyo 1058634 (JP)
Inventors: TANAKA, Toshiyuki; (JP).
HASHIMOTO, Yasuyuki; (JP)
Agent: SUDA, Masayoshi; (JP)
Priority Data:
2015-206066 20.10.2015 JP
Title (EN) SEMICONDUCTOR WAFER PROCESSING METHOD
(FR) PROCÉDÉ DE TRAITEMENT DE TRANCHE DE SEMI-CONDUCTEUR
(JA) 半導体ウェーハの加工方法
Abstract: front page image
(EN)Disclosed is a semiconductor wafer processing method wherein, firstly, a thin disc-like wafer is manufactured by slicing a semiconductor single crystal ingot (slicing step), then, a planarized coating layer is formed by applying a curable material to the whole first surface of the wafer (coating layer forming step), and then the coating layer is cured (coating layer curing step). Next, a wafer second surface on the reverse side of the first surface is flatly ground by means of a grinding apparatus, then, the coating layer is removed from the first surface of the wafer. Furthermore, the first surface of the wafer is flatly ground by means of the grinding apparatus. The surface height of the first surface of the wafer after the slicing step and before the coating layer forming step is subjected to frequency analysis, and when the amplitude of the surface waving of the first surface of the wafer in a wavelength region of 10-100 mm is equal to or more than 0.5 μm, the coating layer forming step and the coating layer curing step are repeated a plurality of times.
(FR)L'invention concerne un procédé de traitement de tranche de semi-conducteur dans lequel, tout d'abord, une tranche du type disque mince est fabriquée par tranchage d'un lingot de semi-conducteur monocristallin (étape de tranchage), puis une couche de revêtement planarisée est formée par application d'un matériau durcissable sur l'ensemble de la première surface de la tranche (étape de formation de couche de revêtement), et ensuite la couche de revêtement est durcie (étape de durcissement de couche de revêtement). Ensuite, une seconde surface de tranche située à l'opposé de la première surface est meulée à plat au moyen d'un appareil de meulage, puis la couche de revêtement est retirée de la première surface de la tranche. En outre, la première surface de la tranche est meulée à plat au moyen de l'appareil de meulage. La hauteur de surface de la première surface de la tranche après l'étape de tranchage et avant l'étape de formation de couche de revêtement est soumise à une analyse de fréquence, et quand l'amplitude de l'ondulation de surface de la première surface de la tranche dans une région de longueurs d'onde de 10 à 100 mm est supérieure ou égale à 0,5 µm, l'étape de formation de couche de revêtement et l'étape de durcissement de couche de revêtement sont répétées une pluralité de fois.
(JA)先ず半導体単結晶インゴットをスライスして薄円板状のウェーハを作製し(スライス工程)、このウェーハの第一面全体に硬化性材料を塗布することにより、平坦化した塗布層を形成した後に(塗布層形成工程)、この塗布層を硬化させる(塗布層硬化工程)。次に研削装置によりウェーハの第一面とは反対側の第二面を平面研削した後に、塗布層をウェーハの第一面から除去する。更に研削装置によりウェーハの第一面を平面研削する。上記スライス工程後であって上記塗布層形成工程前のウェーハの第一面の表面高さを周波数解析して、10~100mmの波長域におけるウェーハの第一面の表面うねりの振幅が0.5μm以上であるとき、塗布層形成工程及び塗布層硬化工程を複数回繰返す。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)