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1. (WO2017068800) A/D CONVERTER, A/D CONVERSION METHOD, AND SEMICONDUCTOR INTEGRATED CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/068800    International Application No.:    PCT/JP2016/057849
Publication Date: 27.04.2017 International Filing Date: 11.03.2016
IPC:
H03M 1/38 (2006.01), H03M 1/46 (2006.01)
Applicants: SOCIONEXT INC. [JP/JP]; 2-10-23, Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
Inventors: ARUGA, Kenta; (JP).
MIZUNO, Yasuhiro; (JP).
YOSHIOKA, Masato; (JP)
Agent: AOKI, Atsushi; (JP)
Priority Data:
2015-207970 22.10.2015 JP
Title (EN) A/D CONVERTER, A/D CONVERSION METHOD, AND SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE, PROCÉDÉ DE CONVERSION ANALOGIQUE-NUMÉRIQUE, ET CIRCUIT SEMI-CONDUCTEUR INTÉGRÉ
(JA) A/D変換器、A/D変換方法および半導体集積回路
Abstract: front page image
(EN)An A/D converter having: a capacitive DAC 1 responsible for conversion of upper M bits and a resistor DAC 2 responsible for conversion of lower N bits, where M and N are integers equal to or greater than 2; a first capacitance element C0B provided between the capacitive DAC and the resistor DAC; and a comparator CMP for comparing the input signal voltage VIN with the voltage VTOP outputted from the capacitive DAC, wherein the resistor DAC outputs a voltage generated through adding/subtracting a weighting based on redundant bits B1R, B1S in addition to an N-bit resolution B[2:0].
(FR)La présente invention concerne un convertisseur analogique-numérique comprenant : un convertisseur numérique-analogique (CNA) capacitif 1 responsable de la conversion de M bits supérieurs et un CNA 2 de résistance responsable de la conversion de N bits inférieurs, M et N représentant des nombres entiers supérieurs ou égaux à 2 ; un premier élément C0B de capacité disposé entre le CNA capacitif et le CNA de résistance ; et un comparateur CMP permettant de comparer la tension du signal d'entrée VIN avec la tension VTOP émise par le CNA capacitif, le CNA de résistance émettant une tension générée par ajout/soustraction d'une pondération basée sur des bits redondants B1R, B1S en plus d'une résolution de N-bits B[2:0].
(JA)MおよびNを2以上の整数として、上位Mビットの変換を担う容量DAC1と、下位Nビットの変換を担う抵抗DAC2と、前記容量DACと前記抵抗DACの間に設けられた第1容量素子C0Bと、入力信号電圧VINを、前記容量DACから出力された電圧VTOPと比較する比較器CMPと、を有するA/D変換器であって、前記抵抗DACは、Nビットの分解能B[2:0]に加えて、冗長ビットB1R,B1Sによる重みを加減算して生成した電圧を出力する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)