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1. (WO2017067524) CAPACITANCE DETECTING SENSORS AND RELATED DEVICES AND SYSTEMS
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Pub. No.: WO/2017/067524 International Application No.: PCT/CN2016/103074
Publication Date: 27.04.2017 International Filing Date: 24.10.2016
IPC:
G01R 27/26 (2006.01) ,G06F 3/044 (2006.01) ,G06K 9/00 (2006.01)
Applicants: SHENZHEN GOODIX TECHNOLOGY CO., LTD.[CN/CN]; Floor 13, Phase B, Tengfei Industrial Building Futian Free Trade Zone Shenzhen, Guangdong 518000, CN
Inventors: WANG, Chungyi; CN
YANG, Mengta; CN
Agent: SHANGHAI CHENHAO INTELLECTUAL PROPERTY LAW FIRM GENERAL PARTNERSHIP; Room 202B, 787 Zhizaoju Road, Huangpu District Shanghai 200011, CN
Priority Data:
62/245,93223.10.2015US
Title (EN) CAPACITANCE DETECTING SENSORS AND RELATED DEVICES AND SYSTEMS
(FR) CAPTEURS DE DÉTECTION DE CAPACITÉ ET DISPOSITIFS ET SYSTÈMES ASSOCIÉS
Abstract: front page image
(EN) Capacitance detecting circuit(10) is disclosed for fingerprint sensing and other applications. The capacitance detecting circuit(10) includes a first capacitor(C1), an integrator(100), a second capacitor(C2), a comparator(102), and a counter(104). The integrator(100) can generate an integrating output voltage and includes a first single-ended amplifier(106) and at least one integration capacitor(Cint_1-Cint_4). The first single-ended amplifier(106) includes a first input terminal and an integrating output terminal. The comparator(102) can generate a comparing output and include a negative input terminal coupled to the integrating output terminal of the first single-ended amplifier(106), a positive input terminal to receive a reference voltage(Vr), and a comparing output terminal to output the comparing output voltage(Vo_cmp). The counter(104) is coupled to the comparing output terminal and can generate a counter output(Vo_cnt). A connection between the second capacitor and the first input terminal is controlled to be conducted or cutoff according to the comparing output.
(FR) L'invention concerne un circuit de détection de capacité (10) pour une détection d'empreinte digitale et d'autres applications. Le circuit de détection de capacité (10) comprend un premier condensateur (C1), un intégrateur (100), un second condensateur (C2), un comparateur (102), et un compteur (104). L'intégrateur (100) peut générer une tension de sortie d'intégration et comprend un premier amplificateur à une seule extrémité (106) et au moins un condensateur d'intégration (Cint_1-Cint_4). Le premier amplificateur à une seule extrémité (106) comprend une première borne d'entrée et une borne de sortie d'intégration. Le comparateur (102) peut générer une sortie de comparaison et comprendre une borne d'entrée négative couplée à la borne de sortie d'intégration du premier amplificateur à une seule extrémité (106), une borne d'entrée positive pour recevoir une tension de référence (Vr), et une borne de sortie de comparaison pour délivrer en sortie la tension de sortie de comparaison (Vo_cmp). Le compteur (104) est couplé à la borne de sortie de comparaison et peut générer une sortie de compteur (Vo_cnt). Une connexion entre le second condensateur et la première borne d'entrée est commandée de manière à être fermée ou ouverte selon la sortie de comparaison.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)