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1. (WO2017067346) STACKED FLIP CHIP PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/067346    International Application No.:    PCT/CN2016/098772
Publication Date: 27.04.2017 International Filing Date: 12.09.2016
IPC:
H01L 23/495 (2006.01), H01L 21/60 (2006.01)
Applicants: GREAT TEAM BACKEND FOUNDRY (DONGGUAN), LTD [CN/CN]; B, Gbm Park, Yu Yuan Industrial Estate, Huang Jiang Zhen Dongguan, Guangdong 523750 (CN)
Inventors: JIANG, Wei; (CN).
CAO, Zhou; (CN).
LI, Pengzhao; (CN)
Agent: BEYOND ATTORNEYS AT LAW; F6, Xijin Centre 39 Lianhuachi East Rd., Haidian District Beijing 100036 (CN)
Priority Data:
201510685513.5 20.10.2015 CN
Title (EN) STACKED FLIP CHIP PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREFOR
(FR) STRUCTURE DE BOÎTIER DE PUCES RETOURNÉES ET EMPILÉES ET SON PROCÉDÉ DE FABRICATION
(ZH) 堆叠式倒装芯片封装结构及其制造方法
Abstract: front page image
(EN)A stacked flip chip packaging structure and a manufacturing method therefor. The stacked flip chip packaging structure, comprising: a lead framework (110) comprising a first peripheral framework (111) and a first chip holder (112), a first pin (113), a second pin (114) and a third pin (115) which are integrally arranged with the first peripheral framework (111); a first chip (120) installed upside down on the first chip holder (112); a copper bridge element (130) arranged on the first chip (120); a second chip (140) installed upside down on a second surface of the copper bridge element (130); and a copper bridge framework (150) comprising a second peripheral framework (151) and a second chip holder (152) which is integrally arranged with the second peripheral framework (151), a soldering surface of the second chip holder (152) being electrically connected to a drain electrode of the second chip (140).
(FR)L'invention concerne une structure de boîtier de puces retournées et empilées et son procédé de fabrication. La structure de boîtier de puces retournées et empilées comprend : une grille de connexion (110) comprenant un premier cadre périphérique (111) et un premier support de puce (112), une première broche (113), une deuxième broche (114) et une troisième broche (115) qui sont agencés en une seule pièce avec le premier cadre périphérique (111) ; une première puce (120) installée sur le premier support de puce (112) d'une manière retournée ; une tranche de pont de cuivre (130) agencée sur la première puce (120) ; une seconde puce (140) installée sur une seconde surface de la tranche de pont de cuivre (130) d'une manière retournée ; un cadre de pont de cuivre (150) comprenant un second cadre périphérique (151) et un second support de puce (152) qui est agencé en une seule pièce avec le second cadre périphérique (151), une surface de brasage du second support de puce (152) étant connectée électriquement à une électrode déversoir de la seconde puce (140).
(ZH)一种堆叠式倒装芯片封装结构及其制造方法。堆叠式倒装芯片封装结构,包括:引线框架(110),包括第一外围框架(111),以及与第一外围框架(111)一体设置的第一芯片座(112)、第一管脚(113)、第二管脚(114)和第三管脚(115);第一芯片(120)倒置安装在第一芯片座(112)上;铜桥片(130),设置在第一芯片(120)上;第二芯片(140),倒置安装在铜桥片(130)的第二面上;铜桥框架(150),包括第二外围框架(151)以及与第二外围框架(151)一体设置的第二芯片座(152),第二芯片座(152)的焊接面和第二芯片(140)的漏极电连接。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)