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1. (WO2017064793) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/064793    International Application No.:    PCT/JP2015/079195
Publication Date: 20.04.2017 International Filing Date: 15.10.2015
IPC:
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Applicants: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only)
Inventors: MASUOKA Fujio; (JP).
NAKAMURA Hiroki; (JP)
Agent: NISHIJIMA Takaki; (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)The purpose of the present invention is to provide a semiconductor device having a structure that forms a superlattice or a quantum well structure in a columnar semiconductor layer by means of a work function difference between a metal and a semiconductor, or a semiconductor device capable of performing high-speed operations. The problem is solved by the present invention characterized by having: a columnar semiconductor layer formed on a planar semiconductor layer; a first insulating material surrounding the columnar semiconductor layer; a first gate, which surrounds the first insulating material, and which is formed of a metal having a first work function; a second gate, which surrounds the first insulating material, and which is formed of a metal having a second work function that is different from the first work function, said second gate being positioned below the first gate; a third gate, which surrounds the first insulating material, and which is formed of a metal having the first work function, said third gate being positioned below the second gate; a first metal layer, which surrounds the first insulating material, and which has a third work function, said first metal layer being positioned above the first gate, being electrically connected to an upper portion of the columnar semiconductor layer, and being electrically insulated from the first gate; and a second metal layer, which surrounds the first insulating material, and which has a third work function, said second metal layer being positioned below the third gate, being electrically connected to a lower portion of the columnar semiconductor layer, and being electrically insulated from the third gate. The present invention is also characterized in that the first gate, the second gate and the third gate are electrically connected to each other.
(FR)L'objet de la présente invention est de fournir un dispositif semi-conducteur ayant une structure qui forme un super-réseau ou une structure de puits quantiques dans une couche semi-conductrice colonnaire au moyen d'une différence de fonction de travail entre un métal et un semi-conducteur, ou un dispositif semi-conducteur susceptible d'effectuer des opérations haute vitesse. Le problème est résolu par la présente invention caractérisée en ce qu'elle comprend : une couche semi-conductrice colonnaire formée sur une couche semi-conductrice plane; un premier matériau isolant entourant la couche semi-conductrice colonnaire; une première grille, qui entoure le premier matériau isolant, et qui est faite en un métal ayant une première fonction de travail; une deuxième grille, qui entoure le premier matériau isolant, et qui est faite en un métal ayant une deuxième fonction de travail qui est différente de la première fonction de travail, ladite deuxième grille étant positionnée au-dessous de la première grille; une troisième grille, qui entoure le premier matériau isolant, et qui est faite en un métal ayant la première fonction de travail, ladite troisième grille étant positionnée au-dessous de la deuxième grille; une première couche métallique, qui entoure le premier matériau isolant, et qui a une troisième fonction de travail, ladite première couche métallique étant positionnée au-dessus de la première grille, étant électriquement connectée à une partie supérieure de la couche semi-conductrice colonnaire, et étant électriquement isolée de la première grille; et une seconde couche métallique, qui entoure le premier matériau isolant, et qui a une troisième fonction de travail, ladite seconde couche métallique étant positionnée au-dessous de la troisième grille, étant connectée électriquement à une partie inférieure de la couche semi-conductrice colonnaire, et étant électriquement isolée de la troisième grille. La présente invention est également caractérisée en ce que la première grille, la deuxième grille et la troisième grille sont connectées électriquement entre elles.
(JA)金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成する構造を有する半導体装置もしくは高速動作が可能な半導体装置を提供することを目的とする。平面状半導体層上に形成された柱状半導体層と、前記柱状半導体層を囲む第1の絶縁物と、前記第1の絶縁物を取り囲む第1の仕事関数を有する金属からなる第1のゲートと、前記第1の絶縁物を取り囲む前記第1の仕事関数と異なる第2の仕事関数を有する金属からなる第2のゲートと、前記第2のゲートは前記第1のゲートの下方に位置するのであって、前記第1の絶縁物を取り囲む第1の仕事関数を有する金属からなる第3のゲートと、前記第3のゲートは前記第2のゲートの下方に位置するのであって、前記第1の絶縁物を取り囲む第3の仕事関数を有する第1の金属層と、前記第1の金属層は前記第1のゲートの上方に位置するのであって、前記第1の金属層は前記柱状半導体層の上部と電気的に接続するのであって、前記第1の金属層は前記第1のゲートと電気的に絶縁するのであって、前記第1の絶縁物を取り囲む第3の仕事関数を有する第2の金属層と、を有し、前記第2の金属層は前記第3のゲートの下方に位置するのであって、前記第2の金属層は前記柱状半導体層の下部と電気的に接続するのであって、前記第2の金属層は前記第3のゲートと電気的に絶縁するのであって、前記第1のゲートと前記第2のゲートと前記第3のゲートは電気的に接続することを特徴とすることにより上記課題を解決する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)