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1. (WO2017063957) SYSTEM AND METHOD FOR TESTING AND CONFIGURATION OF AN FPGA
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/063957    International Application No.:    PCT/EP2016/074076
Publication Date: 20.04.2017 International Filing Date: 07.10.2016
IPC:
H03K 19/177 (2006.01), G01R 31/28 (2006.01)
Applicants: MENTA [FR/FR]; Immeuble Symphonie Sud 1140 avenue Albert Einstein 34000 Montpellier (FR)
Inventors: ROUGE, Laurent; (FR).
EYDOUX, Julien; (FR).
GIUFFRE, Marcello; (FR)
Agent: BELL, Mark; (FR)
Priority Data:
15306641.0 15.10.2015 EP
Title (EN) SYSTEM AND METHOD FOR TESTING AND CONFIGURATION OF AN FPGA
(FR) SYSTÈME ET PROCÉDÉ D'ESSAI ET DE CONFIGURATION D'UN RÉSEAU PRÉDIFFUSÉ PROGRAMMABLE PAR L'UTILISATEUR
Abstract: front page image
(EN)Configuration values for Lookup tables (LUTs) and programmable routing switches in an FPGA are provided by means of a number of flip flops arranges in a shift register. This shift register may receive test values in a factory test mode, and operational configuration values (implementing whatever functionality the client requires of the FPGA) in an operational mode. The bitstreams are provided at one end of the shift register, and clocked through until the last flip flop receives its value. Values may also be clocked out at the other end of the shift register to be compared to the initial bitstream in order to identify corruption of stored values e.g. due to radiation exposure. A clock gating architecture is proposed for loading data to or reading data from specific selected shift registers.
(FR)Cette invention concerne un procédé consistant à fournir des valeurs de configuration pour des tables de conversion (LUT) et des commutateurs de routage programmables dans un réseau prédiffusé programmable par l'utilisateur (FPGA) au moyen d'un certain nombre d'agencements à bascule dans un registre à décalage. Ledit registre à décalage peut recevoir des valeurs d'essai dans un mode d'essai d'usine, et des valeurs de configuration de fonctionnement (mettant en œuvre toute fonctionnalité du réseau FPGA requise par l'utilisateur) dans un mode opérationnel. Les trains de bits sont fournis à une extrémité du registre à décalage, et acheminés de manière cadencée jusqu'à ce que l'agencement à bascule reçoive sa valeur. Des valeurs peuvent également être acheminées en sortie de manière cadencée à l'autre extrémité du registre à décalage afin d'être comparées au train de bits initial afin d'identifier une altération de valeurs mémorisées, par exemple due à l'exposition aux rayonnements. Une architecture de déclenchement d'horloge est proposée pour charger des données ou lire des données à partir de registres à décalage spécifiques sélectionnés.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)