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1. (WO2017063956) LOGIC BLOCK ARCHITECTURE FOR PROGRAMMABLE GATE ARRAY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/063956    International Application No.:    PCT/EP2016/074075
Publication Date: 20.04.2017 International Filing Date: 07.10.2016
IPC:
H03K 19/177 (2006.01)
Applicants: MENTA [FR/FR]; Immeuble Symphonie Sud 1140 avenue Albert Einstein 34000 Montpellier (FR)
Inventors: ROUGE, Laurent; (FR).
EYDOUX, Julien; (FR).
MARTHELY, Serge Alexandre; (FR)
Agent: BELL, Mark; (FR)
Priority Data:
15306640.2 15.10.2015 EP
Title (EN) LOGIC BLOCK ARCHITECTURE FOR PROGRAMMABLE GATE ARRAY
(FR) ARCHITECTURE DE BLOC LOGIQUE POUR RÉSEAU PRÉDIFFUSÉ PROGRAMMABLE
Abstract: front page image
(EN)A programmable logic block for a FPGA comprises two Lookup Tables (LUT) (41, 44). The configuration information for these LUTs (41, 44) is provided by a programmable controller (43), which itself incorporates LUT functionality. This intermediate layer of LUT functionality provides a means to programmatically control the behaviour of the primary LUTs (41, 44) in an operational mode, on the basis of settings made during an initialization mode. Certain embodiments also incorporate a Logic circuit (35), which together with the programmable behaviour of the Primary LUTs provides a means for efficiently implementing a number of common logic functions in including adders, multiplexers, parity and extended LUT and Multiplexer functions. A method for programming an FPGA comprising such a programmable logic block and corresponding data stream are also described.
(FR)Cette invention concerne un bloc logique programmable pour un réseau prédiffusé programmable par l'utilisateur, comprenant deux tables de conversion (LUT) (41, 44). Les informations de configuration pour ces LUT (41, 44) sont fournies par un dispositif de commande programmable (43), qui contient lui-même une fonctionnalité LUT. Cette couche intermédiaire de fonctionnalité LUT fournit des moyens de commande programmée du comportement des LUT principales (41, 44) dans un mode de fonctionnement, sur la base de réglages effectués au cours d'un mode d'initialisation. Certains modes de réalisation intègrent en outre un circuit logique (35), qui, conjointement avec le comportement programmable des LUT principales fournit des moyens pour la mise en œuvre efficace d'un certain nombre de fonctions logiques communes comprenant des additionneurs, des multiplexeurs, et des fonctions étendues de LUT et de multiplexeur. L'invention concerne en outre un procédé de programmation d'un réseau prédiffusé programmable par l'utilisateur comprenant un tel bloc logique programmable et un flux de données correspondant.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)