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1. (WO2017058509) POWER-AWARE CPU POWER GRID DESIGN
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/058509    International Application No.:    PCT/US2016/051470
Publication Date: 06.04.2017 International Filing Date: 13.09.2016
Chapter 2 Demand Filed:    27.02.2017    
IPC:
G06F 1/32 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventors: TIWARI, Harshit; (US).
GUPTA, Akshay Kumar; (US).
TURAGA, Srinivas; (US).
PULIVENDULA, Deva Sudhir Kumar; (US).
DEVARASETTY, Venkata; (US)
Agent: GELFOUND, Craig A.; (US).
HODGES, Jonas J.; (US).
HARRIMAN, John D.; (US).
BINDSEIL, James; (US)
Priority Data:
5180/CHE/2015 28.09.2015 IN
15/173,004 03.06.2016 US
Title (EN) POWER-AWARE CPU POWER GRID DESIGN
(FR) CONCEPTION DE RÉSEAU ÉLECTRIQUE DE CPU SENSIBLE À LA PUISSANCE
Abstract: front page image
(EN)A method and an apparatus for providing a power grid are provided. The apparatus includes a plurality of memory units comprising at least one SoC memory and at least one cache memory. The apparatus includes a first subsystem coupled to the at least one SoC memory associated with a first power domain. The apparatus further includes a second subsystem coupled to the at least one cache memory associated with a second power domain. The second subsystem may be a CPU subsystem. Because the first power domain sources power from a shared power source, the first power domain may operate at a voltage level that is higher than the operation of memory circuits requires. By moving the at least one cache memory from the first power domain to the second power domain, LDO efficiency loss for components in the first power domain may be reduced.
(FR)L’invention concerne un procédé et un appareil destinés à fournir un réseau électrique. L'appareil comprend une pluralité d'unités de mémoire comprenant au moins une mémoire de SoC et au moins une antémémoire. L'appareil comprend un premier sous-système couplé à ladite mémoire de SoC associée à un premier domaine de puissance. L'appareil comprend en outre un second sous-système couplé à ladite antémémoire associée à un second domaine de puissance. Le second sous-système peut être un sous-système de CPU. Du fait que le premier domaine de puissance provient d'une source de puissance partagée, le premier domaine de puissance peut fonctionner à un niveau de tension supérieur à celui requis par le fonctionnement des circuits de mémoires. En déplaçant ladite antémémoire du premier domaine de puissance vers le second domaine de puissance, il est possible de réduire une perte d'efficacité de LDO de composants dans le premier domaine de puissance.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)