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1. (WO2017058463) TECHNOLOGIES FOR EXECUTE ONLY TRANSACTIONAL MEMORY
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Pub. No.: WO/2017/058463 International Application No.: PCT/US2016/050093
Publication Date: 06.04.2017 International Filing Date: 02.09.2016
IPC:
G06F 12/10 (2016.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors: DURHAM, David M.; US
LEMAY, Michael; US
LONG, Men; US
Agent: KELLETT, Glen M.; US
Priority Data:
14/974,97218.12.2015US
62/236,40502.10.2015US
Title (EN) TECHNOLOGIES FOR EXECUTE ONLY TRANSACTIONAL MEMORY
(FR) TECHNOLOGIES POUR MÉMOIRE TRANSACTIONNELLE À EXÉCUTION SEULE
Abstract: front page image
(EN) Technologies for execute only transactional memory include a computing device with a processor and a memory. The processor includes an instruction translation lookaside buffer (iTLB) and a data translation lookaside buffer (dTLB). In response to a page miss, the processor determines whether a page physical address is within an execute only transactional (XOT) range of the memory. If within the XOT range, the processor may populate the iTLB with the page physical address and prevent the dTLB from being populated with the page physical address. In response to an asynchronous change of control flow such as an interrupt, the processor determines whether a last iTLB translation is within the XOT range. If within the XOT range, the processor clears or otherwise secures the processor register state. The processor ensures that an XOT range starts execution at an authorized entry point. Other embodiments are described and claimed.
(FR) L'invention concerne des technologies pour mémoire transactionnelle à exécution seule, comprenant un dispositif informatique doté d'un processeur et d'une mémoire. Le processeur comprend un répertoire des pages actives d'instructions (iTLB) et un répertoire des pages actives de données (dTLB). En réponse à un événement de page manquée, le processeur détermine si une adresse physique est à l'intérieur d'une plage transactionnelle à exécution seule (XOT) de la mémoire. Si elle est à l'intérieur de la plage XOT, le processeur peut remplir le iTLB avec l'adresse physique de page et empêcher le remplissage du dTLB par l'adresse physique de page. En réponse à un changement asynchrone du flux de commande tel qu'une interruption, le processeur détermine si une dernière translation iTLB est à l'intérieur de la plage XOT. Si elle est à l'intérieur de la plage XOT, le processeur soit efface, soit protège l'état des registres du processeur. Le processeur fait en sorte qu'une plage XOT commence l'exécution en un point d'entrée autorisé. L'invention comprend également d'autres modes de réalisation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)