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1. (WO2017057248) CHIP RESISTOR
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Pub. No.: WO/2017/057248 International Application No.: PCT/JP2016/078225
Publication Date: 06.04.2017 International Filing Date: 26.09.2016
IPC:
H01C 7/00 (2006.01) ,H01C 1/148 (2006.01)
Applicants: KOA CORPORATION[JP/JP]; 3672, Arai, Ina-shi, Nagano 3960025, JP
Inventors: MATSUMOTO Kentaro; JP
Agent: THE PATENT BODY CORPORATE TAKEWA INTERNATIONAL PATENT OFFICE; UNIZO Nishishimbashi 3-Chome Bldg., 13-3, Nishishimbashi 3-chome, Minato-ku, Tokyo 1050003, JP
Priority Data:
2015-19466330.09.2015JP
Title (EN) CHIP RESISTOR
(FR) PAVÉ RÉSISTIF
(JA) チップ抵抗器
Abstract: front page image
(EN) This chip resistor is equipped with: an insulative substrate 1 that is cuboid-shaped and comprises a ceramic; a pair of surface electrodes 2 that are provided on both end sections in the lengthwise direction on the surface of the insulative substrate 1; a resistive element 3 for connecting the interval between the two surface electrodes 2; a protective layer 4 comprising a resin that covers the entire surface of the insulative substrate 1, including the resistive element 3 and the two surface electrodes 2; and a pair of cap-shaped end-surface electrodes 5 connected to the surface electrodes 2 and provided on both end sections in the lengthwise direction of the insulative substrate 1. Therein, the outer shape of the chip element 10a obtained by layering the protective layer 4 on the insulative substrate 1, prior to forming the end surface electrodes 5 thereon, is a square prism shape.
(FR) L'invention porte sur un pavé résistif qui est équipé : d'un substrat isolant (1) qui est de forme cuboïdale et comprend une céramique ; d'une paire d'électrodes de surface (2) qui sont disposées sur les deux sections d'extrémité dans la dimension de la longueur sur la surface du substrat isolant (1) ; d'un élément résistif (3) pour connecter l'intervalle entre les deux électrodes de surface (2) ; d'une couche de protection (4) comprenant une résine qui recouvre la surface entière du substrat isolant (1), y compris l'élément résistif (3) et les deux électrodes de surface (2) ; et d'une paire d'électrodes de surface d'extrémité en forme de chapeau (5) connectées aux électrodes de surface (2) et disposées sur les deux sections d'extrémité dans la direction de la longueur du substrat isolant (1). Dans l'invention, la forme extérieure de l'élément pavé (10a) obtenu par stratification de la couche de protection (4) sur le substrat isolant (1), avant la formation des électrodes de surface d'extrémité (5) sur lui, est une forme de prisme carré.
(JA) セラミックスからなる直方体形状の絶縁基板1と、絶縁基板1の表面における長手方向両端部に設けられた一対の表電極2と、両表電極2間を接続する抵抗体3と、両表電極2と抵抗体3を含めて絶縁基板1の表面全体を覆う樹脂からなる保護層4と、絶縁基板1の長手方向両端面に設けられて表電極2に導通する一対のキャップ状の端面電極5とを備え、端面電極5を形成する前の絶縁基板1と保護層4を積層したチップ素体10Aの外観形状が略正四角柱である。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)