WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2017056920) SEMICONDUCTOR DEVICE PRODUCTION METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2017/056920    International Application No.:    PCT/JP2016/076612
Publication Date: 06.04.2017 International Filing Date: 09.09.2016
IPC:
H01L 21/3065 (2006.01), B81C 1/00 (2006.01), H01L 29/84 (2006.01)
Applicants: DENSO CORPORATION [JP/JP]; 1-1, Showa-cho, Kariya-city Aichi 4488661 (JP)
Inventors: OGAWA Akira; (JP).
NODA Yoshitaka; (JP).
YOSHIOKA Tetsuo; (JP).
SHIMIZU Yuhei; (JP)
Agent: YOU-I PATENT FIRM; Nagoya Nishiki City Bldg. 4F 1-6-5, Nishiki, Naka-ku, Nagoya-shi Aichi 4600003 (JP)
Priority Data:
2015-194499 30.09.2015 JP
2015-232037 27.11.2015 JP
Title (EN) SEMICONDUCTOR DEVICE PRODUCTION METHOD
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法
Abstract: front page image
(EN)Provided is a semiconductor production method for performing trench etching in which a trench (20) is formed in the thickness direction of a semiconductor layer (11) to form both pattern sections, a first pattern section (16) and a second pattern section (18), mutual side walls (16a, 18a) of which face each other via the trench. Trench etching removes the semiconductor layer by etching while forming a protective film (4) on the surface of the semiconductor layer, and is performed such that during the trench etching, the first pattern section and the second pattern section are structured to become the same electric potential or the same temperature.
(FR)L'invention concerne un procédé de fabrication de semi-conducteur permettant d'effectuer une gravure de tranchée au cours de laquelle une tranchée (20) est formée dans le sens de l'épaisseur d'une couche semi-conductrice (11) pour former les deux sections de motif, une première section de motif (16) et une seconde section de motif (18), dont les parois latérales (16a, 18a) mutuelles se font face par l'intermédiaire de la tranchée. La gravure de tranchée élimine la couche semi-conductrice par gravure tout en formant un film protecteur (4) sur la surface de la couche semi-conductrice, et est effectuée de telle sorte que pendant la gravure de tranchée, la première section de motif et la seconde section de motif sont structurées pour obtenir le même potentiel électrique ou la même température.
(JA)半導体層(11)の厚さ方向にトレンチ(20)を形成するトレンチエッチングを行い、トレンチを介して互いの側壁(16a、18a)が対向する第1のパターン部(16)および第2のパターン部(18)の両パターン部を形成する半導体装置の製造方法であって、トレンチエッチングは、半導体層の表面に保護膜(4)を形成しつつ半導体層をエッチングして除去し、トレンチエッチング中に、第1のパターン部と第2のパターン部とが、同一電位または同一温度になる構造とされるように、トレンチエッチングを行う。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)