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1. (WO2017054258) MANUFACTURING METHOD FOR TFT ARRAY SUBSTRATE, TFT ARRAY SUBSTRATE, AND DISPLAY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2017/054258 International Application No.: PCT/CN2015/092351
Publication Date: 06.04.2017 International Filing Date: 21.10.2015
IPC:
H01L 21/77 (2017.01) ,G02F 1/1362 (2006.01) ,H01L 21/12 (2006.01)
Applicants: SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD.[CN/CN]; No. 9-2, Tangming Rd, Guangming New District Shenzhen, Guangdong 518132, CN
WUHAN CHINA STAR OPTOELECTRONICE TECHNOLOGY CO., LTD[CN/CN]; Building C5 No. 666 Gaoxin Avenue East Lake High-tech Development Zone Wuhan, Hubei 430070, CN
Inventors: XIAO, Juncheng; CN
ZHAO, Mang; CN
Agent: CHINA WISPRO INTELLECTUAL PROPERTY LLP.; Room A806 Zhongdi Building, China University of Geosciences Base No.8 Yuexing 3rd Road, High-Tech Industrial Estate, Nanshan District Shenzhen, Guangdong 518057, CN
Priority Data:
201510638669.830.09.2015CN
Title (EN) MANUFACTURING METHOD FOR TFT ARRAY SUBSTRATE, TFT ARRAY SUBSTRATE, AND DISPLAY DEVICE
(FR) PROCÉDÉ DE FABRICATION DE SUBSTRAT DE RÉSEAU DE TRANSISTOR À COUCHES MINCES, SUBSTRAT DE RÉSEAU DE TRANSISTOR À COUCHES MINCES ET DISPOSITIF D'AFFICHAGE
(ZH) TFT阵列基板的制备方法、TFT阵列基板及显示装置
Abstract: front page image
(EN) A manufacturing method for a TFT array substrate, the TFT array substrate, and a display device. The manufacturing method comprises the following steps: sequentially forming on a substrate (10, 20) a gate pattern layer (11, 21), a gate insulating layer (12, 22), a patterned polysilicon layer (13, 23), and an insulating layer (14, 24), and employing a mask to form a source and drain pattern layer (15, 25) on the insulating layer (14, 24) by means of a lithography process, where the source and drain pattern layer (15, 25) is connected to the patterned polysilicon layer (13, 23), the mask shields one side of a channel region (130, 230), while a lightly doped region (133, 233) is formed by employing same mask on the other, unshielded side of the channel region (130, 230). This reduces production costs and provides great design flexibility.
(FR) L'invention concerne un procédé de fabrication d'un substrat de réseau de transistor à couches minces, le substrat de réseau de transistor à couches minces et un dispositif d'affichage. Le procédé de fabrication comprend les étapes suivantes : formation séquentielle sur un substrat (10, 20) d'une couche de motif de grille (11, 21), d'une couche isolante de grille (12, 22), d'une couche de silicium polycristallin à motifs (13, 23), et d'une couche isolante (14, 24), et utilisation d'un masque pour former une couche de motif de source et de drain (15, 25) sur la couche isolante (14, 24) au moyen d'un procédé de lithographie, laquelle couche de motif de source et de drain (15, 25) est connectée à la couche de silicium polycristallin à motifs (13, 23), lequel masque protège un côté d'une région de canal (130, 230), tandis qu'une région légèrement dopée (133, 233) est formée en utilisant le même masque sur l'autre côté, non protégé, de la région de canal (130, 230). Ceci réduit les coûts de production et offre une grande souplesse de conception.
(ZH) 一种TFT阵列基板的制备方法、TFT阵列基板及显示装置,该制备方法包括以下步骤:在衬底(10, 20)上依次形成栅极图案层(11, 21)、栅极绝缘层(12, 22)、图案化的多晶硅层(13, 23)、隔离层(14, 24),并在隔离层(14, 24)上采用一光罩通过光刻工艺以形成源、漏极图案层(15, 25),源、漏极图案层(15, 25)与图案化的多晶硅层(13, 23)连接,该光罩遮挡沟道区(130, 230)的一侧,采用同一光罩在未被遮挡的沟道区(130, 230)的另一侧形成轻掺杂区(133, 233)。其能够降低生产成本,且具有很强的设计灵活性。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)