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1. (WO2017040322) MULTI-TIME PROGRAMMABLE NON-VOLATILE MEMORY CELL
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Pub. No.: WO/2017/040322 International Application No.: PCT/US2016/049082
Publication Date: 09.03.2017 International Filing Date: 26.08.2016
IPC:
G11C 17/16 (2006.01) ,G11C 17/18 (2006.01)
[IPC code unknown for G11C 17/16][IPC code unknown for G11C 17/18]
Applicants:
LATTICE SEMICONDUCTOR CORPORATION [US/US]; 111 SW 5th Avenue, Suite 700 Portland, OR 97204, US
Inventors:
OMID-ZOHOOR, Farrokh Kia; US
BUI, Nguyen, Duc; US
LY, Binh; US
Agent:
GARRABRANTS, Michael; US
Priority Data:
62/212,68601.09.2015US
Title (EN) MULTI-TIME PROGRAMMABLE NON-VOLATILE MEMORY CELL
(FR) CELLULE DE MÉMOIRE NON VOLATILE PROGRAMMABLE À TEMPS MULTIPLES
Abstract:
(EN) A non-volatile programmable bitcell has a read enable device with a source coupled with a bitline, an anti-fuse device with a gate coupled with a first write line, a drain coupled with a supply voltage and a source coupled with a drain of the read enable device. The bitcell has a fuse device coupled between a second write line and the drain of the read enable device. A magnitude of current flowing in the bitline, when the read enable device is enabled for reading, is dependent both on (1 ) a voltage level applied to the first write line and anti-fuse device state and on (2) a voltage level applied to the second write line and fuse device state. Usages include in a memory array, such as for FPGA configuration memory. The bitcell can be used as a multi-time programmable element, or to store multiple bit values.
(FR) L'invention concerne une cellule binaire programmable non volatile comprenant un dispositif d'activation de lecture comportant une source couplée à une ligne de bits, un dispositif anti-fusible comportant une grille couplée à une première ligne d'écriture, un drain couplé à une tension d'alimentation, et une source couplée à un drain du dispositif d'activation de lecture. La cellule binaire comprend un dispositif fusible couplé entre une seconde ligne d'écriture et le drain du dispositif d'activation de lecture. Une amplitude du courant circulant dans la ligne de bits, lorsque le dispositif d'activation de lecture est activé pour une lecture, dépend à la fois (1) d'un niveau de tension appliqué à l'état de première ligne d'écriture et de dispositif anti-fusible, et (2) d'un niveau de tension appliqué à l'état de seconde ligne d'écriture et de dispositif fusible. Les utilisations comprennent une matrice de mémoires, telle qu'une mémoire de configuration FPGA. La cellule binaire peut être utilisée en tant qu'élément programmable à temps multiples, ou pour stocker de multiples valeurs de bit.
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Publication Language: English (EN)
Filing Language: English (EN)