Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2017040049) BLOCK MEMORY LAYOUT AND ARCHITECTURE FOR PROGRAMMABLE LOGIC IC, AND METHOD OF OPERATING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2017/040049 International Application No.: PCT/US2016/047465
Publication Date: 09.03.2017 International Filing Date: 18.08.2016
IPC:
G06F 17/50 (2006.01) ,H01L 27/118 (2006.01) ,H03K 19/177 (2006.01)
[IPC code unknown for G06F 17/50][IPC code unknown for H01L 27/118][IPC code unknown for H03K 19/177]
Applicants:
FLEX LOGIX TECHNOLOGIES, INC. [US/US]; 2465 Latham Street, Suite 100 Mountain View, CA 94040, US
Inventors:
TATE, Geoffrey, R.; US
WANG, Cheng, C.; US
Agent:
STEINBERG, Neil; US
Priority Data:
62/213,08001.09.2015US
Title (EN) BLOCK MEMORY LAYOUT AND ARCHITECTURE FOR PROGRAMMABLE LOGIC IC, AND METHOD OF OPERATING SAME
(FR) TOPOGRAMME DE MÉMOIRE DE BLOC ET ARCHITECTURE POUR CIRCUIT INTÉGRÉ LOGIQUE PROGRAMMABLE, ET SON PROCÉDÉ DE FONCTIONNEMENT
Abstract:
(EN) An integrated circuit comprising programmable/configurable logic circuitry including a plurality of logic tiles, arranged in an array, wherein each logic tile includes logic circuitry and I/O connected in an interconnect network via multiplexers. A first logic tile includes (i) a first portion of a perimeter which forms at least a portion of the periphery of the programmable/configurable logic circuitry and (ii) a second portion of a perimeter which is interior to such circuitry's periphery, wherein memory I/O is disposed on the second portion of the perimeter of the first logic tile. A second logic tile includes a second portion of a perimeter which is interior to the programmable/configurable logic circuitry's periphery and opposes the first logic tile's perimeter. Memory array(s), located between the second portions of the perimeters of the first and second logic tiles, is/are coupled to memory I/O of at least the first logic tile.
(FR) L'invention concerne un circuit intégré comprenant un ensemble de circuits logique programmable/configurable comprenant une pluralité de mosaïques logiques, agencées en un réseau, chaque mosaïque logique comprenant un ensemble de circuits logique et une E/S connectée dans un réseau d'interconnexion par l'intermédiaire de multiplexeurs. Une première mosaïque logique comprend (i) une première partie d'un périmètre qui forme au moins une partie de la périphérie de l'ensemble de circuits logique programmable/configurable et (ii) une seconde partie d'un périmètre qui est à l'intérieur de ladite périphérie de l'ensemble de circuits, l'E/S de mémoire étant disposée sur la seconde partie du périmètre de la première mosaïque logique. Une seconde mosaïque logique comprend une seconde partie d'un périmètre qui est à l'intérieur de la périphérie de l'ensemble de circuits logique programmable/configurable et s'oppose au périmètre de la première mosaïque logique. Une ou des matrices mémoire, situées entre les secondes parties des périmètres de la première et de la seconde mosaïque logique, sont couplées à l'E/S de mémoire d'au moins la première mosaïque logique.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)