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1. (WO2017037729) CONCURRENT ARCHITECTURE OF VEDIC MULTIPLIER-AN ACCELERATOR SCHEME FOR HIGH SPEED COMPUTING
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Pub. No.: WO/2017/037729 International Application No.: PCT/IN2016/000117
Publication Date: 09.03.2017 International Filing Date: 04.05.2016
IPC:
G06F 7/00 (2006.01) ,G06F 7/53 (2006.01)
[IPC code unknown for G06F 7][IPC code unknown for G06F 7/53]
Applicants:
EDLE JITENDRA S. [IN/IN]; IN
DESHMUKH PRASHANT R. [IN/IN]; IN
Inventors:
EDLE JITENDRA S.; IN
DESHMUKH PRASHANT R.; IN
Agent:
GAWANDE SWAPNIL JAYANTRAO; R-9 Harshnil, Eknath Puram Nr. Yogakshem Colony Amravati (M.S) - 444607, IN
Priority Data:
3315/MUM/201530.08.2015IN
Title (EN) CONCURRENT ARCHITECTURE OF VEDIC MULTIPLIER-AN ACCELERATOR SCHEME FOR HIGH SPEED COMPUTING
(FR) ARCHITECTURE CONCURRENTE D'UN MULTIPLICATEUR VÉDIQUE D'UN SCHÉMA D'ACCÉLÉRATEUR PERMETTANT UN CALCUL À HAUTE VITESSE
Abstract:
(EN) Present invention provides Concurrent Architecture of Vedic Multiplier-An Accelerator Scheme for High Speed Computing. The methodblogy of applying Vedic fundamentals greatly optimizes the constraints like Power, Time, Area and Hardware Resource Utilization. And can be; proven for development of Efficient and Secured Templates. Vedic mathematics deeply removes the intermediate steps and gives direct output, for complex procedures like multiplication. The said procedure has wide applications in Encryption, Decryption, Image Processing, Signal Processing, Secured · Wireless Sensor j Network, Cloud Computing, Error Correction and Detection Modules and etc. all these applications has one common block of multiplier, which is complex procedure at hardware level. Hence, a need of high speed Multiplication can be fulfilled by implemented Novel Vedic Multiplier using blocks of concurrently executable hardware architecture like FPGA. Following invention is described in detail, with the -help of Figure 1 of sheet 1 showing the block diagram of the architecture of Vedic Multiplier.
(FR) La présente invention concerne une architecture concurrente d'un multiplicateur védique-d'un schéma d'accélérateur permettant un calcul de vitesse élevée. La méthodologie d'application de principes fondamentaux védiques optimise considérablement les contraintes telles que la puissance, le temps, l'aire et l'utilisation de ressources matérielles. Et elle peut être démontrée pour le développement de modèles efficaces et sécurisés. Les mathématiques védiques éliminent profondément les étapes intermédiaires et donnent une sortie directe, pour des procédures complexes telles qu'une multiplication. Ladite procédure présente de larges applications dans le chiffrement, le déchiffrement, le traitement d'image, le traitement de signaux, un capteur sans fil sécurisé, un réseau, l'informatique en nuage, des modules de détection et de correction d'erreur, etc. toutes ces applications possédant un bloc commun de multiplicateur, qui est une procédure complexe au niveau matériel. De ce fait, un besoin de multiplication à grande vitesse peut être réalisé au moyen d'un nouveau multiplicateur védique mis en œuvre à l'aide de blocs d'architecture matérielle exécutable en même temps telle que FPGA. La présente invention est décrite en détail à l’aide de la Figure 1 de la feuille 1 qui montre le bloc-diagramme de l'architecture d'un multiplicateur védique.
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Publication Language: English (EN)
Filing Language: English (EN)