Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2017035907) CMOS GOA CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2017/035907 International Application No.: PCT/CN2015/091715
Publication Date: 09.03.2017 International Filing Date: 12.10.2015
IPC:
G09G 3/36 (2006.01)
[IPC code unknown for G09G 3/36]
Applicants:
深圳市华星光电技术有限公司 SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; 中国广东省深圳市 光明新区塘明大道9-2号 No. 9-2, Tangming Road Guangming District of Shenzhen Guangdong 518132, CN
武汉华星光电技术有限公司 WUHAN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; 中国湖北省武汉市 东湖开发区高新大道666号生物城C5栋 Building C5, Biolake of Optics Valley No. 666 Gaoxin Avenue Wuhan East Lake High-Tech Development Zone Wuhan, Hubei 430070, CN
Inventors:
赵莽 ZHAO, Mang; CN
Agent:
深圳市德力知识产权代理事务所 COMIPS INTELLECTUAL PROPERTY OFFICE; 中国广东省深圳市 福田区上步中路深勘大厦15E Room 15E, Shenkan Building Shangbu Zhong Road, Futian District Shenzhen, Guangdong 518028, CN
Priority Data:
201510557210.502.09.2015CN
Title (EN) CMOS GOA CIRCUIT
(FR) CIRCUIT GOA CMOS
(ZH) CMOS GOA电路
Abstract:
(EN) A CMOS GOA circuit. A first NOR gate (Y1) and a second NOR gate (Y2) are disposed in an input control module (1). Two input ends of the first NOR gate (Y1) are respectively connected to a stage transmission signal (Q(N-1)) and a global signal (Gas) of an upper-stage GOA unit, and two input ends of the second NOR gate (Y2) are respectively connected to a first clock signal (CK1) and a global signal (Gas). When the global signal (Gas) is at a high potential, scanning drive signals (G(N)) at all stages are increased to be at high potentials under control, both the first NOR gate (Y1) and the second NOR gate (Y2) output low potentials under control, and therefore, an antiphase stage transmission signal (XQ(N)) is at a high potential under control. Then, the potentials of stage transmission signals (Q(N)) at all stages are pulled down by means of a first inverter (F1) in a latch module (3) to carry out resetting. No reset module needs to be separately arranged, and the area of the GOA circuit is reduced. In addition, the stability of the circuit is improved by arranging a storage capacitor (7).
(FR) L'invention concerne un circuit GOA CMOS. Une première porte NON-OU (Y1) et une seconde porte NON-OU (Y2) sont disposées dans un module de commande d'entrée (1). Deux extrémités d'entrée de la première porte NON-OU (Y1) sont respectivement connectées à un signal de transmission d'étage (Q (N-1)) et un signal global (Gas) d'une unité GOA d'étage supérieur, et deux extrémités d'entrée de la seconde porte NON-OU (Y2) sont respectivement connectées à un premier signal d'horloge (CK1) et un signal global (Gas). Lorsque le signal global (Gas) est à un potentiel élevé, des signaux de commande de balayage (G (N)) au niveau de tous les étages sont intensifiés de façon à être à des potentiels élevés sous contrôle, à la fois la première porte NON-OU (Y1) et la seconde porte NON-OU (Y2) génèrent des potentiels bas sous contrôle et, par conséquent, un signal de transmission d'étage en opposition de phase (XQ (N)) est à un potentiel élevé sous contrôle. Ensuite, les potentiels des signaux de transmission d'étage (Q (N)) au niveau de tous les étages sont en excursion basse au moyen d'un premier inverseur (F1) dans un module de verrou (3) pour effectuer une remise à zéro. Aucun module de remise à zéro ne nécessite d'être agencé séparément, et la zone du circuit GOA est réduite. En outre, la stabilité du circuit est améliorée par l'agencement d'un condensateur de stockage (7).
(ZH) 一种CMOS GOA电路,在输入控制模块(1)中设置第一或非门(Y1)与第二或非门(Y2),将第一或非门(Y1)的两输入端分别接入上一级GOA单元的级传信号(Q(N-1))与全局信号(Gas),将第二或非门(Y2)的两输入端分别接入第一时钟信号(CK1)与全局信号(Gas),当全局信号(Gas)为高电位时,控制各级扫描驱动信号(G(N))全部同时上升为高电位,同时控制第一或非门(Y1)与第二或非门(Y2)均输出低电位,从而控制反相级传信号(XQ(N))为高电位,再通过锁存模块(3)内的第一反相器(F1)拉低各级级传信号(Q(N))的电位,进行清零复位,无需单独设置复位模块,减小了GOA电路的面积;此外,通过设置存储电容(7)来提高电路的稳定性。
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)