Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2017031990) ARRAY SUBSTRATE, DISPLAY PANEL AND DISPLAY APPARATUS HAVING THE SAME, AND FABRICATING METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2017/031990 International Application No.: PCT/CN2016/078556
Publication Date: 02.03.2017 International Filing Date: 06.04.2016
IPC:
H01L 27/32 (2006.01) ,G09G 3/32 (2016.01) ,H01L 21/77 (2017.01) ,H01L 23/528 (2006.01)
[IPC code unknown for H01L 27/32][IPC code unknown for G09G 3/32][IPC code unknown for H01L 21/77][IPC code unknown for H01L 23/528]
Applicants:
BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No.10 Jiuxianqiao Rd., Chaoyang District, Beijing 100015, CN
Inventors:
LI, Guang; CN
XU, Chen; CN
Agent:
TEE&HOWE INTELLECTUAL PROPERTY ATTORNEYS; Yuan CHEN 10th Floor, Tower D, Minsheng Financial Center, 28 Jianguomennei Avenue, Dongcheng District, Beijing 100005, CN
Priority Data:
201510531471.X26.08.2015CN
Title (EN) ARRAY SUBSTRATE, DISPLAY PANEL AND DISPLAY APPARATUS HAVING THE SAME, AND FABRICATING METHOD THEREOF
(FR) SUBSTRAT MATRICIEL, PANNEAU D'AFFICHAGE ET APPAREIL D'AFFICHAGE AYANT CE DERNIER, ET SON PROCÉDÉ DE FABRICATION
Abstract:
(EN) The present application discloses an array substrate comprising a base substrate; and a plurality of rows of pixel units and a plurality of rows of reset signal lines on the base substrate, every two adjacent rows of pixel units share one reset signal line. Every two adjacent rows of pixel units and a reset signal line between the two adjacent rows of pixel units constitute a pixel unit group, each pixel unit group comprises a plurality of columns of pixel units. Each pixel unit comprises a reset thin film transistor, each reset thin film transistor comprises a conductive semiconductor layer on the base substrate, a first insulating layer on a side of the conductive semiconductor layer distal to the base substrate, a gate electrode on a side of the first insulating layer distal to the conductive semiconductor layer, a second insulating layer on a side of the gate electrode distal to the first insulating layer, a source/drain/metal electrode layer on a side of the second insulating layer distal to the gate electrode, and a source via, a drain via, and a metal electrode via; the conductive semiconductor layer comprises a first semiconductor electrode and a second semiconductor electrode, and the source/drain/metal electrode layer comprises a source electrode, a drain electrode, and a metal electrode. The metal electrode via is at a position corresponding to an area where the reset signal line and the second semiconductor electrode overlap in plan view of the substrate, the metal electrode via exposing part of the reset signal line and part of the second semiconductor electrode. The metal electrode within the metal electrode via is electrically connected to the reset signal line and the second semiconductor electrode, the second semiconductor electrode is electrically connected to two drain electrodes of the reset thin film transistor in two neighboring pixel units in a same column within a same pixel unit group through two corresponding drain vias. The source electrode is electrically connected to the first semiconductor electrode through the source via.
(FR) La présente invention concerne un substrat matriciel comprenant un substrat de base ; et une pluralité de rangées d'unités de pixel et une pluralité de rangées de lignes de signal de réinitialisation sur le substrat de base, chaque paire de rangées adjacentes d'unités de pixel partage une seule ligne de signal de réinitialisation. Chaque paire de rangées adjacentes d'unités de pixel et une ligne de signal de réinitialisation entre les deux rangées adjacentes d'unités de pixel constituent un groupe d'unités de pixels, chaque groupe d'unités de pixel comprend une pluralité de colonnes d'unités de pixel. Chaque unité de pixel comprend un transistor à couches minces de réinitialisation, chaque transistor à couches minces de réinitialisation comprend une couche de semi-conducteur conductrice sur le substrat de base, une première couche isolante sur un côté de la couche de semi-conducteur conductrice distale par rapport au substrat de base, une électrode de grille sur un côté de la première couche isolante distale par rapport à la couche de semi-conducteur conductrice, une seconde couche isolante sur un côté de l'électrode de grille distale par rapport à la première couche isolante, une couche d'électrode source/de drain/métallique sur un côté de la seconde couche isolante distale par rapport à l'électrode de grille, et un trou d'interconnexion de source, un trou d'interconnexion de drain et un trou d'interconnexion d'électrode métallique ; la couche de semi-conducteur conductrice comprend une première électrode semi-conductrice et une seconde électrode semi-conductrice, et la couche d'électrode source/de drain/métallique comprend une électrode source, une électrode de drain et une électrode métallique. Le trou d'interconnexion d'électrode métallique se situe à une position correspondant à une zone où la ligne de signal de réinitialisation et la seconde électrode semi-conductrice se chevauchent dans une vue en plan du substrat, le trou d'interconnexion d'électrode métallique exposant une partie de la ligne de signal de réinitialisation et une partie de la seconde électrode semi-conductrice. L'électrode métallique à l'intérieur du trou d'interconnexion d'électrode métallique est raccordée électriquement à la ligne de signal de réinitialisation et à la seconde électrode semconductrice, la seconde électrode semi-conductrice est connectée électriquement à deux électrodes de drain du transistor à couches minces de réinitialisation dans deux unités de pixel voisines dans une même colonne dans un même groupe d'unités de pixel à travers deux trous d'interconnexion de drain correspondants. L'électrode source est raccordée électriquement à la première électrode semi-conductrice à travers le trou d'interconnexion de source.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)