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1. (WO2016187042) SEMICONDUCTOR DEVICES WITH SUPERLATTICE LAYERS PROVIDING HALO IMPLANT PEAK CONFINEMENT AND RELATED METHODS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/187042    International Application No.:    PCT/US2016/032461
Publication Date: 24.11.2016 International Filing Date: 13.05.2016
IPC:
H01L 29/78 (2006.01), H01L 29/10 (2006.01), H01L 29/15 (2006.01)
Applicants: ATOMERA INCORPORATED [US/US]; 750 University Avenue Suite 280 Los Gatos, California 95032 (US)
Inventors: MEARS, Robert J.; (US).
TAKEUCHI, Hideki; (US)
Agent: REGAN, Christopher F.; (US)
Priority Data:
62/162,296 15.05.2015 US
15/154,296 13.05.2016 US
Title (EN) SEMICONDUCTOR DEVICES WITH SUPERLATTICE LAYERS PROVIDING HALO IMPLANT PEAK CONFINEMENT AND RELATED METHODS
(FR) DISPOSITIFS À SEMI-CONDUCTEUR DOTÉS DE COUCHES DE SUPER-RÉSEAU FOURNISSANT UN CONFINEMENT DE CRÊTE D'IMPLANT EN HALO ET PROCÉDÉS ASSOCIÉS
Abstract: front page image
(EN)A semiconductor device may include a semiconductor substrate, and a plurality of field effect transistors (FETs) on the semiconductor substrate. Each FET may include a gate, spaced apart source and drain regions on opposite sides of the gate, upper and lower vertically stacked superlattice layers and a bulk semiconductor layer therebetween between the source and drain regions, and a halo implant having a peak concentration vertically confined in the bulk semiconductor layer between the upper and lower superlattices.
(FR)Un dispositif à semi-conducteur peut comprendre un substrat semi-conducteur, et une pluralité de transistors à effet de champ (TEC) sur le substrat semi-conducteur. Chaque transistor à effet de champ peut comprendre une grille, des zones espacées de source et de drain sur des côtés opposés de la grille, des couches de super-réseau supérieure et inférieure verticalement empilées et une couche semi-conductrice en vrac entre celles-ci entre les zones de source et de drain, et un implant en halo ayant une concentration de crête confinée verticalement dans la couche semi-conductrice en vrac entre les super-réseaux supérieur et inférieur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)