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1. (WO2016185846) HIGH-SPEED BUS SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/185846    International Application No.:    PCT/JP2016/062288
Publication Date: 24.11.2016 International Filing Date: 18.04.2016
IPC:
G06F 13/36 (2006.01), H03K 19/177 (2006.01)
Applicants: NAGASE & CO., LTD. [JP/JP]; 1-1-17, Shinmachi, Nishi-ku, Osaka-shi Osaka 5508668 (JP)
Inventors: OTSUKA Kanji; (JP).
FUJII Fumiaki; (JP).
AKIYAMA Yutaka; (JP).
SATO Yoichi; (JP)
Agent: HIROSE Takayuki; (JP)
Priority Data:
2015-101079 18.05.2015 JP
Title (EN) HIGH-SPEED BUS SYSTEM
(FR) SYSTÈME DE BUS À HAUTE VITESSE
(JA) 高速バスシステム
Abstract: front page image
(EN)[Problem] To provide a bus system in which a memory/logic conjugate system is made to function at high speed and with low power consumption. [Solution] In this bus system, a plurality of functional blocks 10, which function as a memory circuit and/or as a logic circuit, and which are disposed in an array in a block chip 20, are connected to each other. The bus system is provided with output control units 30 for controlling the output destinations of data signals outputted from the functional blocks 10. The output control units 30 are provided with AND circuits 31 and switch circuits 32. A clock signal and selection signals are inputted to the AND circuits 31. The switch circuits 32 output the data signals via first adjacent buses 33 when the AND circuits 31 are off, and split and output the data signals via the first adjacent buses 33 and second adjacent buses 34 when the AND circuits 31 are on.
(FR)[Problème] Fournir un système de bus dans lequel un système conjugué mémoire/logique est conçu pour fonctionner à grande vitesse et avec une faible consommation d'énergie. [Solution] Dans ce système de bus, une pluralité de blocs fonctionnels 10, qui fonctionnent comme un circuit de mémoire et/ou un circuit logique, et qui sont disposés en un réseau dans une puce de blocs 20, sont reliés les uns aux autres. Le système de bus est muni d'unités de commande de sortie 30 pour commander des destinations de sortie de signaux de données délivrés par les blocs fonctionnels 10. Les unités de commande de sortie 30 sont pourvues de circuits ET 31 et de circuits de ​​commutation 32. Un signal d'horloge et des signaux de sélection sont appliqués aux circuits ET 31. Les circuits de commutation 32 délivrent en sortie les signaux de données par l'intermédiaire de premiers bus adjacents 33 lorsque les circuits ET 31 sont désactivés, et divisent et fournissent en sortie les signaux de données par l'intermédiaire des premiers bus adjacents 33 et des seconds bus adjacents 34 lorsque les circuits ET 31 sont activés.
(JA)【解決課題】メモリ・論理共役システムを高速かつ低消費電力で機能させるバスシステムを提供する。 【解決手段】本発明は,メモリ回路及び論理回路の少なくともいずれか一方として機能する複数の機能ブロック10がアレイ状に配置されたブロックチップ20において,ブロックチップ20内の機能ブロック10同士を接続するバスシステムである。バスシステムは,機能ブロック10から出力されるデータ信号の出力先を制御する出力制御部30を備える。出力制御部30は,アンド回路31とスイッチ回路32を有する。アンド回路31は,クロック信号と選択信号とが入力される。スイッチ回路32は,アンド回路31がオフであるときには第1隣接バス33を介してデータ信号を出力させ,アンド回路31がオンであるときには第1隣接バス33及び第2隣接バス34を介してデータ信号を分岐して出力させる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)