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1. (WO2016183687) CIRCUIT, SYSTEM AND METHOD FOR THIN-FILM TRANSISTOR LOGIC GATES
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Pub. No.: WO/2016/183687 International Application No.: PCT/CA2016/050572
Publication Date: 24.11.2016 International Filing Date: 20.05.2016
IPC:
H01L 29/786 (2006.01) ,G09G 3/32 (2016.01) ,H01L 27/105 (2006.01) ,H03K 19/094 (2006.01)
Applicants: PAPADOPOULOS, Nikolaos[CA/CA]; CA
SACHDEV, Manoj[CA/CA]; CA
WONG, William[CA/CA]; CA
Inventors: PAPADOPOULOS, Nikolaos; CA
SACHDEV, Manoj; CA
WONG, William; CA
Agent: HENDERSON, Neil; CA
Priority Data:
62/164,02720.05.2015US
Title (EN) CIRCUIT, SYSTEM AND METHOD FOR THIN-FILM TRANSISTOR LOGIC GATES
(FR) CIRCUIT, SYSTÈME ET PROCÉDÉ POUR PORTES LOGIQUES À TRANSISTORS À COUCHES MINCES
Abstract: front page image
(EN) A unipolar inverter circuit for thin-film transistor circuits including: a driving voltage input; an input signal; a base voltage input; a first stage having a first inverter circuit connected between the driving voltage input and the base voltage input and driven by an input signal; a capacitor coupled to the output of the first stage at a node A; and a second stage having: a second inverter circuit having a second stage load transistor and a second stage driving transistor, wherein a gate of the load transistor is connected to the capacitor at a node B; and a clamping transistor connected between the driving voltage and the node B for controlling a voltage, wherein the clamping transistor gate is connected to the driving voltage input; and an output, wherein the capacitor enables charge injection to the gate of the second stage load transistor to allow approximately full voltage swing at the output based on the input signal.
(FR) L'invention concerne un circuit inverseur unipolaire pour circuits à transistors à couches minces, comprenant : une entrée de tension d'attaque ; un signal d'entrée ; une entrée de tension de base ; un premier étage comprenant un premier circuit inverseur connecté entre l'entrée de tension d'attaque et l'entrée de tension de base et attaqué par le signal d'entrée ; un condensateur couplé à la sortie du premier étage au niveau d'un nœud A ; et un second étage comprenant : un second circuit inverseur comprenant un transistor de charge de second étage et un transistor d'attaque de second étage, une grille du transistor de charge étant connectée au condensateur au niveau d'un nœud B ; et un transistor de fixation de niveau connecté entre la tension d'attaque et le nœud B pour réguler une tension, la grille du transistor de fixation de niveau étant connectée à l'entrée de tension d'attaque ; et une sortie, le condensateur permettant une injection de charges vers la grille du transistor de charge de second étage pour permettre une excursion de tension approximativement complète au niveau de la sortie sur la base du signal d'entrée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)