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1. (WO2016181562) STORAGE SYSTEM AND STORAGE CONTROL METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/181562    International Application No.:    PCT/JP2015/063950
Publication Date: 17.11.2016 International Filing Date: 14.05.2015
IPC:
G06F 3/06 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
Inventors: TATSUMI, Ryosuke; (JP).
ITO, Shintaro; (JP).
AGETSUMA, Masakuni; (JP)
Agent: WILLFORT INTERNATIONAL PATENT FIRM; Nihonbashi TC Bldg. 1F, 19-7, Nihonbashi Koamicho, Chuo-ku, Tokyo 1030016 (JP)
Priority Data:
Title (EN) STORAGE SYSTEM AND STORAGE CONTROL METHOD
(FR) SYSTÈME DE STOCKAGE ET PROCÉDÉ DE COMMANDE DE STOCKAGE
(JA) ストレージシステム、及び、記憶制御方法
Abstract: front page image
(EN)In this storage system, the latency from a first host interface to a first cache memory is less than the latency from the first host interface to a second cache memory, and the latency from a second host interface to the second cache memory is less than the latency from the second host interface to the first cache memory. The first and second cache memories each have a first partition, which is associated with a first processor and in which the first processor temporarily stores data relating to I/O requests processed by the first processor, and a second partition, which is associated with a second processor and in which the second processor temporarily stores data relating to I/O requests processed by the second processor. Each processor independently controls the size of the first partition of the first cache memory and the size of the first partition of the second cache memory, and also independently controls the size of the second partition of the first cache memory and the size of the second partition of the second cache memory.
(FR)La présente invention concerne un système de stockage dans lequel la latence d'une première interface d'hôte à une première mémoire cache est inférieure à la latence de la première interface hôte à une seconde mémoire cache, et la latence d'une seconde interface d'hôte à la seconde mémoire cache est inférieure à la latence de la seconde interface d'hôte à la première mémoire cache. Les première et seconde mémoires caches possèdent chacune une première partition, qui est associée à un premier processeur et dans laquelle le premier processeur stocke temporairement des données relatives à des demandes d'entrée/sortie traitées par le premier processeur, et une seconde partition, qui est associée à un second processeur et dans laquelle le second processeur stocke temporairement des données relatives à des demandes d'entrée/sortie traitées par le second processeur. Chaque processeur commande indépendamment la taille de la première partition de la première mémoire cache et la taille de la première partition de la seconde mémoire cache, et commande également indépendamment la taille de la seconde partition de la première mémoire cache et la taille de la seconde partition de la seconde mémoire cache.
(JA)ストレージシステムにおいて、第1のホストインタフェースから第1のキャッシュメモリに対するレイテンシが、第1のホストインタフェースから第2のキャッシュメモリに対するレイテンシよりも小さく、第2のホストインタフェースから第2のキャッシュメモリに対するレイテンシが、第2のホストインタフェースから第1のキャッシュメモリに対するレイテンシよりも小さい。第1のプロセッサと対応付けられており第1のプロセッサにより処理されるI/O要求に関するデータが第1のプロセッサにより一時的に格納される第1の区画と、第2のプロセッサと対応付けられており第2のプロセッサにより処理されるI/O要求に関するデータが第2のプロセッサにより一時的に格納される第2の区画とを有する。プロセッサは、第1のキャッシュメモリの第1の区画のサイズと、第2のキャッシュメモリの第1の区画のサイズとを独立に制御し、第1のキャッシュメモリの第2の区画のサイズと、第2のキャッシュメモリの第2の区画のサイズとを独立に制御する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)