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1. (WO2016178742) PROGRAMMABLE DELAY CIRCUIT FOR LOW POWER APPLICATIONS
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Pub. No.: WO/2016/178742 International Application No.: PCT/US2016/021864
Publication Date: 10.11.2016 International Filing Date: 10.03.2016
Chapter 2 Demand Filed: 24.02.2017
IPC:
H03K 3/03 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
3
Circuits for generating electric pulses; Monostable, bistable or multistable circuits
02
Generators characterised by the type of circuit or by the means used for producing pulses
027
by the use of logic circuits, with internal or external positive feedback
03
Astable circuits
Applicants:
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Adminstration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
SRIDHAR, Shraddha; US
DIFFENDERFER, Jan Christian; US
SINGH, Guneet; US
FERTSCH, Michael Thomas; US
Agent:
WORLEY, Eugene R.; Loza & Loza, LLP 305 N. Second Ave., #127 Upland, California 91786, US
Priority Data:
14/705,73306.05.2015US
Title (EN) PROGRAMMABLE DELAY CIRCUIT FOR LOW POWER APPLICATIONS
(FR) CIRCUIT À RETARD PROGRAMMABLE POUR APPLICATIONS BASSE-PUISSANCE
Abstract:
(EN) Programmable delay circuits are described herein according to embodiments of the present disclosure. In one embodiment, a delay circuit comprises a plurality of delay stages coupled in series. Each of the delay stages comprises a delay gate on a forward path of the delay circuit, wherein the delay gate is configured to pass or block a signal on the forward path depending on a logic state of a respective select signal. Each of the delay stages also comprises a multiplexer on a return path of the delay circuit, wherein the multiplexer is configured to pass a signal on the return path or route the signal on the forward path to the return path depending on the logic state of the respective select signal. Output logic states of the delay gates and the multiplexers may remain static during a change in the delay setting of the delay circuit to reduce glitch.
(FR) Selon des modes de réalisation, l'invention concerne des circuits à retard programmable. Selon un mode de réalisation, un circuit à retard comprend une pluralité d'étages de retard couplés en série. Chacun des étages de retard comprend une porte de retard sur un trajet aller du circuit à retard, la porte de retard étant conçue pour laisser passer ou bloquer un signal sur le trajet aller en fonction d'un état logique d'un signal de sélection respectif. Chacun des étages de retard comprend également un multiplexeur sur un trajet retour du circuit à retard, le multiplexeur étant conçu pour laisser passer un signal sur le trajet retour ou acheminer le signal sur le trajet aller jusqu'au trajet retour en fonction de l'état logique du signal de sélection respectif. Les états logiques de sortie des portes de retard et des multiplexeurs peuvent demeurer statiques pendant un changement du réglage de retard du circuit à retard afin de réduire le transitoire.
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