WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2016178742) PROGRAMMABLE DELAY CIRCUIT FOR LOW POWER APPLICATIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/178742    International Application No.:    PCT/US2016/021864
Publication Date: 10.11.2016 International Filing Date: 10.03.2016
Chapter 2 Demand Filed:    24.02.2017    
IPC:
H03K 3/03 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTN: International IP Adminstration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventors: SRIDHAR, Shraddha; (US).
DIFFENDERFER, Jan Christian; (US).
SINGH, Guneet; (US).
FERTSCH, Michael Thomas; (US)
Agent: WORLEY, Eugene R.; Loza & Loza, LLP 305 N. Second Ave., #127 Upland, California 91786 (US)
Priority Data:
14/705,733 06.05.2015 US
Title (EN) PROGRAMMABLE DELAY CIRCUIT FOR LOW POWER APPLICATIONS
(FR) CIRCUIT À RETARD PROGRAMMABLE POUR APPLICATIONS BASSE-PUISSANCE
Abstract: front page image
(EN)Programmable delay circuits are described herein according to embodiments of the present disclosure. In one embodiment, a delay circuit comprises a plurality of delay stages coupled in series. Each of the delay stages comprises a delay gate on a forward path of the delay circuit, wherein the delay gate is configured to pass or block a signal on the forward path depending on a logic state of a respective select signal. Each of the delay stages also comprises a multiplexer on a return path of the delay circuit, wherein the multiplexer is configured to pass a signal on the return path or route the signal on the forward path to the return path depending on the logic state of the respective select signal. Output logic states of the delay gates and the multiplexers may remain static during a change in the delay setting of the delay circuit to reduce glitch.
(FR)Selon des modes de réalisation, l'invention concerne des circuits à retard programmable. Selon un mode de réalisation, un circuit à retard comprend une pluralité d'étages de retard couplés en série. Chacun des étages de retard comprend une porte de retard sur un trajet aller du circuit à retard, la porte de retard étant conçue pour laisser passer ou bloquer un signal sur le trajet aller en fonction d'un état logique d'un signal de sélection respectif. Chacun des étages de retard comprend également un multiplexeur sur un trajet retour du circuit à retard, le multiplexeur étant conçu pour laisser passer un signal sur le trajet retour ou acheminer le signal sur le trajet aller jusqu'au trajet retour en fonction de l'état logique du signal de sélection respectif. Les états logiques de sortie des portes de retard et des multiplexeurs peuvent demeurer statiques pendant un changement du réglage de retard du circuit à retard afin de réduire le transitoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)