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1. (WO2016177333) MANUFACTURING METHOD FOR GROUP III SEMICONDUCTOR LIGHT-EMITTING COMPONENT FLIP-CHIP STRUCTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/177333    International Application No.:    PCT/CN2016/081112
Publication Date: 10.11.2016 International Filing Date: 05.05.2016
IPC:
H01L 33/00 (2010.01), H01L 33/38 (2010.01), H01L 33/46 (2010.01), H01L 33/42 (2010.01)
Applicants: XIANGNENG HUALEI OPTOELECTRONIC CO., LTD. [CN/CN]; Intellectual Property Department / Xu, Ping Nonferrous Metals Industrial Park Bailu Town, District of Suxian Chenzhou, Hunan 423038 (CN)
Inventors: XU, Shuncheng; (CN).
LIANG, Zhiyong; (CN).
CAI, Bingjie; (CN)
Agent: QIHEYUAN PATENT PROPERTY LAW FIRM (GENERAL PARTNERSHIP); Patent Department / Ou, Ying, South Wing Suite 2331, East-One International Building 488 ShaoShan North Road, YuHua District ChangSha, Hunan 410007 (CN)
Priority Data:
201510223311.9 05.05.2015 CN
201510224859.5 05.05.2015 CN
Title (EN) MANUFACTURING METHOD FOR GROUP III SEMICONDUCTOR LIGHT-EMITTING COMPONENT FLIP-CHIP STRUCTURE
(FR) PROCÉDÉ DE FABRICATION DE STRUCTURE DE PUCE RETOURNÉE DE COMPOSANT ÉLECTROLUMINESCENT SEMI-CONDUCTEUR DU GROUPE III
(ZH) III族半导体发光器件倒装结构的制作方法
Abstract: front page image
(EN)Provided is a manufacturing method for a group III semiconductor light-emitting component flip-chip structure, comprising the steps of: growing in an upward sequence a substrate (1), a buffer layer (2), an n-type nitride semiconductor layer (3), an active layer (4), and a p-type nitride semiconductor layer (5) forming an epitaxial structure; depositing a transparent electrically-conductive layer (14); defining an isolation groove (20) via a yellow-light etching process; depositing a first insulating layer structure (8-1); at the same time, depositing a p-type metal contact (9) and an n-type metal contact (10); depositing a second insulating layer structure (11-1); depositing a flip-chip p-type electrode (12) and a flip-chip n-type electrode (13), then utilizing a peeling process and removing a photoresist to produce a wafer; thinning, dicing, breaking, testing, and sorting the wafer. Linear convex mesa technology is employed in place of vias technology in the prior art. The first insulating layer structure is a Bragg reflector layer-metal layer-multilayered oxide insulating layer serving as a mirror structure and an insulating layer, replacing a flip-ship mirror structure design and a first insulating layer, and also obviating a metal protection layer.
(FR)L'invention concerne un procédé de fabrication d'une structure de puce retournée de composant électroluminescent semi-conducteur du groupe III, comprenant les étapes consistant à : faire croître dans une séquence ascendante un substrat (1), une couche tampon (2), une couche semi-conductrice au nitrure du type n (3), une couche active (4), et une couche semi-conductrice au nitrure du type p (5) formant une structure épitaxiale; déposer une couche électroconductrice transparente (14); définir une rainure d'isolation (20) par l'intermédiaire d'un procédé de gravure sous lumière jaune; déposer une première structure de couche isolante (8-1); en même temps, déposer un contact métallique du type p (9) et un contact métallique du type n (10); déposer une seconde structure de couche isolante (11-1); déposer une électrode du type p de puce retournée (12) et une électrode du type n de puce retournée (13), puis utiliser un procédé de décollement et retirer une photorésine pour produire une tranche; amincir, découper en dés, briser, tester et trier la tranche. Une technologie de mesa convexe linéaire est utilisée à la place de la technologie des trous d'interconnexion selon l'état de la technique. La première couche isolante est une couche de réflecteur de Bragg-couche de métal-couche isolante d'oxyde multicouche servant de structure miroir et de couche isolante, remplaçant une conception de structure miroir de puce retournée et une première couche isolante, et rendant également superflue l'utilisation d'une couche de protection métallique.
(ZH)提供一种III族半导体发光器件倒装结构的制作方法,包括步骤:自下而上依次生长衬底(1)、缓冲层(2)、n型氮化物半导体层(3)、有源层(4)和p型氮化物半导体层(5)形成外延结构;沉积透明导电层(14);黄光蚀刻制程定义隔离槽(20);沉积第一绝缘层结构(8-1);同时沉积P型接触金属(9)与N型接触金属(10);沉积第二绝缘层结构(11-1);沉积倒装P型电极(12)与倒装N型电极(13),后利用剥离制程,再去除光阻,得到圆片;将圆片进行减薄、划片、裂片、测试及分选。采用线凸形台面技术取代现有技术中的多个孔洞vias技术。第一绝缘层结构为布拉格反射层-金属层-多层氧化物绝缘层来当反射镜结构以及绝缘层,取代倒装的反射镜结构设计以及第一绝缘层,也可以省略金属保护层。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)