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1. (WO2016175086) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/175086    International Application No.:    PCT/JP2016/062369
Publication Date: 03.11.2016 International Filing Date: 19.04.2016
IPC:
H01L 21/336 (2006.01), G09F 9/30 (2006.01), H01L 29/786 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522 (JP)
Inventors: AICHI Hiroshi; (--)
Agent: OKUDA Seiji; (JP)
Priority Data:
2015-091063 28.04.2015 JP
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
Abstract: front page image
(EN)This semiconductor device is provided with at least one thin-film transistor (100, 200) comprising: a semiconductor layer (3A, 3B) having a channel region (31A, 31B), a heavily-doped region, and a lightly-doped region (32A, 32B) that is located between the channel region and the heavily-doped region; a gate electrode (7A, 7B) provided on a gate insulating layer (5); an interlayer insulating layer (11) formed on the gate electrode; a source electrode (8A, 8B); and a drain electrode (9A, 9B). Contact holes are provided in the interlayer insulating layer and the gate insulating layer, said contact holes reaching the semiconductor layer. Inside each contact hole, at least one of the source electrode (8A, 8B) and the drain electrode (9A, 9B) is in contact with the heavily-doped region. On the side walls of each contact hole, the side faces of the gate insulating layer and the interlayer insulating layer are aligned, and on the top surface of the semiconductor layer, the edge of each contact hole and the edge of the heavily-doped region are aligned.
(FR)L'invention concerne un dispositif à semi-conducteurs équipé d'au moins un transistor à couches minces (100, 200) comprenant : une couche semi-conductrice (3A, 3B) comportant une région de canal (31A, 31B), une région fortement dopée et une région faiblement dopée (32A, 32B) qui est située entre la région de canal et la région fortement dopée ; d'une électrode de grille (7A, 7B) disposée sur une couche d'isolation de grille (5) ; d'une couche isolante intercouche (11) formée sur l'électrode de grille ; d'une électrode source (8A, 8B) ; et d'une électrode déversoir (9A, 9B). Des trous de contact sont ménagés dans la couche isolante intercouche et dans la couche d'isolation de grille, lesdits trous de contact atteignant la couche semi-conductrice. L'électrode source (8A, 8B) et/ou l'électrode déversoir (9A, 9B) viennent en contact avec la région fortement dopée à l'intérieur de chaque trou de contact. Les faces latérales de la couche d'isolation de grille et de la couche isolante intercouche sont alignées sur les parois latérales de chaque trou de contact, et le bord de chaque trou de contact et le bord de la région fortement dopée sont alignés sur la surface supérieure de la couche semi-conductrice.
(JA)半導体装置は、チャネル領域(31A、31)、高濃度不純物領域およびチャネル領域と高濃度不純物領域との間に位置する低濃度不純物領域(32A、32B)を有する半導体層(3A、3B)と、ゲート絶縁層(5)の上に設けられたゲート電極(7A、7B)と、ゲート電極上に形成された層間絶縁層(11)と、ソース電極(8A、8B)およびドレイン電極(9A、9B)とを有する少なくとも1つの薄膜トランジスタ(100、200)を備え、層間絶縁層およびゲート絶縁層には、半導体層に達するコンタクトホールが設けられており、ソース電極(8A、8B)およびドレイン電極(9A、9B)の少なくとも一方は、コンタクトホール内で高濃度不純物領域と接し、コンタクトホールの側壁において、ゲート絶縁層および層間絶縁層の側面は整合しており、半導体層の上面において、コンタクトホールの縁部と、高濃度不純物領域の縁部とは整合している。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)