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1. (WO2016174432) COMMUNICATION BETWEEN INTEGRATED CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/174432    International Application No.:    PCT/GB2016/051196
Publication Date: 03.11.2016 International Filing Date: 28.04.2016
IPC:
G06F 13/42 (2006.01), H03K 19/00 (2006.01)
Applicants: NORDIC SEMICONDUCTOR ASA [NO/NO]; Otto Nielsens veg 12 7004 Trondheim (NO).
SAMUELS, Adrian James [GB/GB]; (GB) (MG only)
Inventors: ENDERSEN, Vegard; (NO).
SKOGLUND, Per-Carsten; (NO).
WIKEN, Steffen; (NO)
Agent: DEHNS; St Bride's House 10 Salisbury Square London Greater London EC4Y 8JD (GB)
Priority Data:
1507201.0 28.04.2015 GB
Title (EN) COMMUNICATION BETWEEN INTEGRATED CIRCUITS
(FR) COMMUNICATION ENTRE DES CIRCUITS INTÉGRÉS
Abstract: front page image
(EN)A serial, half-duplex start/stop event detection circuit comprises a stop detection flip-flop (18) clocked by a serial data input that takes a serial clock input as an input and generates a stop signal output (10) indicative of a stop event. A start detection flip-flop (20), clocked by an inverted copy of the serial data input, takes the serial clock input as an input and generates a start signal output (12) indicative of a start event. A first buffer flip-flop (22), clocked by an inverted copy of the serial clock input, takes the start signal output as an input and generates a first delayed start signal output. Similarly, a second buffer flip-flop (24), clocked by the serial clock input, takes the first delayed start signal output as an input and generates a second delayed start signal output (14). The second delayed start signal output resets at least one of said stop detection, start detection or first buffer flip-flops.
(FR)L'invention concerne un circuit de détection d'événement démarrage/arrêt série semi-duplex, comprenant une bascule bistable de détection d'arrêt (18) cadencée par une entrée de données en série qui prend comme entrée une entrée d'horloge série et génère en sortie un signal d'arrêt (10) indiquant un événement d'arrêt. Une bascule bistable de détection de démarrage (20), cadencée par une copie inversée de l'entrée de données en série, prend comme entrée l'entrée d'horloge série et génère en sortie un signal de démarrage (12) indiquant un événement de départ. Une première bascule bistable tampon (22), cadencée par une copie inversée de l'entrée d'horloge série, prend comme entrée le signal de démarrage de sortie et génère en sortie un premier signal de démarrage retardé. De même, une deuxième bascule bistable (24), cadencée par l'entrée d'horloge série, prend comme entrée le premier signal de démarrage retardé de sortie et génère en sortie un deuxième signal de démarrage retardé (14). Le deuxième signal de démarrage retardé de sortie réinitialise au moins l'une desdites bascule bistable de détection d'arrêt, bascule bistable de détection de démarrage ou première bascule bistable tampon.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)