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1. WO2016149905 - FIELD PROGRAMMABLE GATE ARRAY MEMORY ALLOCATION

Publication Number WO/2016/149905
Publication Date 29.09.2016
International Application No. PCT/CN2015/074945
International Filing Date 24.03.2015
IPC
H04L 12/701 2013.01
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
12Data switching networks
70Packet switching systems
701Routing or path finding
CPC
H04L 12/4625
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
12Data switching networks
28characterised by path configuration, e.g. local area networks [LAN], wide area networks [WAN]
46Interconnection of networks
4604LAN interconnection over a backbone network, e.g. Internet, Frame Relay
462LAN interconnection over a bridge based backbone
4625Single bridge functionality, e.g. connection of two networks over a single bridge
H04L 12/6418
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
12Data switching networks
64Hybrid switching systems
6418Hybrid transport
Applicants
  • HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP [US]/[US]
  • LIN, Qunyang [CN]/[CN] (US)
  • XIE, Junqing [CN]/[CN] (US)
  • XU, Xunteng [CN]/[CN] (US)
  • YU, Xiaofeng [CN]/[CN] (US)
  • WANG, Shuai [CN]/[CN] (US)
Inventors
  • LIN, Qunyang
  • XIE, Junqing
  • XU, Xunteng
  • YU, Xiaofeng
  • WANG, Shuai
Agents
  • CHINA PATENT AGENT (H.K.) LTD.
Priority Data
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) FIELD PROGRAMMABLE GATE ARRAY MEMORY ALLOCATION
(FR) ATTRIBUTION DE MÉMOIRE DE RÉSEAU PRÉDIFFUSÉ PROGRAMMABLE PAR L'UTILISATEUR
Abstract
(EN)
A system includes a field programmable gate array (FPGA) including a first memory divided into a number of blocks, a processor, and a second memory. The second memory stores machine readable instructions to cause the processor to allocate the on-chip memory of the FPGA based on a number of nodes at each height of an Internet Protocol (IP) address routing table binary trie and to flash shape graphs for nodes of the binary trie onto the on-chip memory of the FPGA according to the allocated on-chip memory for pipeline processing of lookup of the routing table.
(FR)
Selon l'invention, un système comprend un réseau prédiffusé programmable par l'utilisateur (FPGA) comprenant une première mémoire divisée en un certain nombre de blocs, un processeur, et une deuxième mémoire. La deuxième mémoire stocke des instructions lisibles par machine pour provoquer l'attribution par le processeur de la mémoire sur puce du FPGA en fonction d'un nombre de nœuds à chaque hauteur d'une trie binaire de table de routage d'adresse de protocole Internet (IP) et le flashage des graphes de forme pour des nœuds de la trie binaire sur la mémoire sur puce du FPGA en fonction de la mémoire sur puce attribuée au traitement de pipeline de consultation de la table de routage.
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