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1. (WO2016105862) METHOD, APPARATUS, SYSTEM FOR CENTERING IN A HIGH-PERFORMANCE INTERCONNECT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/105862    International Application No.:    PCT/US2015/062855
Publication Date: 30.06.2016 International Filing Date: 28.11.2015
IPC:
G06F 11/16 (2006.01), G06F 11/22 (2006.01), G01R 23/12 (2006.01), G01R 19/165 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054-1549 (US)
Inventors: WAGH, Mahesh; (US).
WU, Zuoguo; (US).
IYER, Venkatraman; (US).
PASDAST, Gerald S.; (US).
HINCK, Todd A.; (US).
LEE, David M.; (US).
LANKA, Narasimha R.; (US)
Agent: CRANDALL, Sean C.; (US)
Priority Data:
14/583,139 25.12.2014 US
Title (EN) METHOD, APPARATUS, SYSTEM FOR CENTERING IN A HIGH-PERFORMANCE INTERCONNECT
(FR) PROCÉDÉ, APPAREIL, SYSTÈME DE CENTRAGE DANS UN INTERCONNEXION À HAUTES PERFORMANCES
Abstract: front page image
(EN)In an example, a system and method for centering in a high-performance interconnect (HPI) are disclosed. When an interconnect is powered up from a dormant state, it may be necessary to "center" the clock signal to ensure that data are read at the correct time. A multi-phase method may be used, in which a first phase comprises a reference voltage sweep to identify an optimal reference voltage. A second phase comprises a phase sweep to identify an optimal phase. A third sweep comprises a two-dimensional "eye" phase, in which a plurality of values within a two-dimensional eye derived from the first two sweeps are tested. In each case, the optimal value is the value that results in the fewest bit error across multiple lanes. In one example, the second and third phases are performed in software, and may include testing a "victim" lane, with adjacent "aggressor" lanes having a complementary bit pattern.
(FR)Un exemple de l'invention concerne un système et un procédé de centrage dans une interconnexion à hautes performances (HPI). Lorsqu'une interconnexion est mise sous tension à partir d'un état dormant, il peut être nécessaire de « centrer » le signal d'horloge afin de garantir que les données sont lues à l'instant correct. Un procédé à phases multiples peut être utilisé, selon lequel une première phase comprend un balayage de tension de référence pour identifier une tension de référence optimale. Une deuxième phase comprend un balayage de phase pour identifier une phase optimale. Un troisième balayage comprend une phase « ouverture » à deux dimensions dans laquelle sont testées une pluralité de valeurs à l'intérieur d'une ouverture à deux dimensions obtenue à partir des deux premiers balayages. Dans chaque cas, la valeur optimale est la valeur qui produit le plus petit nombre d'erreurs sur les bits parmi les multiples couloirs. Dans un exemple, les deuxième et troisième phases sont exécutées dans un logiciel et peuvent inclure le test d'un couloir « victime » avec des couloirs voisins « agresseurs » qui possèdent un motif de bits complémentaire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)