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1. (WO2016105858) TIER MODE FOR ACCESS OPERATIONS TO 3D MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/105858    International Application No.:    PCT/US2015/062835
Publication Date: 30.06.2016 International Filing Date: 27.11.2015
IPC:
G11C 16/04 (2006.01), G11C 16/08 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054 (US)
Inventors: TANZAWA, Toru; (JP)
Agent: ANDERSON, Vincent H.; (US)
Priority Data:
14/583,626 27.12.2014 US
Title (EN) TIER MODE FOR ACCESS OPERATIONS TO 3D MEMORY
(FR) MODE DE NIVEAU POUR DES OPÉRATIONS D'ACCÈS À UNE MÉMOIRE 3D
Abstract: front page image
(EN)Tier access mode for three dimensional (3D) memory devices. A 3D memory device has multiple memory elements that are each addressable by a two dimensional address including a wordline address and a bitline address, and a third dimension with a sub-block selector indicating one of multiple portions of a tier of memory elements in the memory device. A memory controller generates a memory access command, such as read or program, to access a first portion of the memory and sends the command to the memory device. The memory device charges a first wordline and a first sub-block in response to receiving the command. For a consecutive access command to access a second portion of the memory, the memory device maintains the first wordline charged without discharging it, and charges a second sub-block selector in response to the consecutive command.
(FR)L'invention concerne un mode d'accès de niveau pour des composants de mémoire en trois dimensions (3D). Un composant de mémoire 3D comporte de multiples éléments de mémoire qui sont adressables chacun par une adresse en deux dimensions comprenant une adresse de ligne de mots et une adresse de ligne de bit, et une troisième dimension comportant un sélecteur de sous-bloc indiquant l'une des multiples parties d'un niveau d'éléments de mémoire dans le dispositif de mémoire. Un contrôleur de mémoire génère un ordre d'accès à la mémoire, tel que lecture ou programmation, pour accéder à une première partie de la mémoire, et il envoie l'ordre au composant de mémoire. Le composant de mémoire charge une première ligne de mots et un premier sous-bloc en réponse à la réception de l'ordre. Pour un ordre d'accès consécutif pour accéder à une seconde partie de la mémoire, le composant de mémoire maintient la première ligne de mots chargée sans la décharger, et il charge un second sélecteur de sous-bloc en réponse à l'ordre consécutif.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)