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1. (WO2016105841) HARDWARE APPARATUSES AND METHODS TO PREFETCH A MULTIDIMENSIONAL BLOCK OF ELEMENTS FROM A MULTIMENSIONAL ARRAY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/105841    International Application No.:    PCT/US2015/062704
Publication Date: 30.06.2016 International Filing Date: 25.11.2015
IPC:
G06F 12/08 (2006.01), G06F 9/30 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: LEE, Victor W.; (US).
SMELYANSKIY, Mikhail; (US).
HEINECKE, Alexander F.; (US)
Agent: SIMMONS, Scott A.; (US)
Priority Data:
14/583,651 27.12.2014 US
Title (EN) HARDWARE APPARATUSES AND METHODS TO PREFETCH A MULTIDIMENSIONAL BLOCK OF ELEMENTS FROM A MULTIMENSIONAL ARRAY
(FR) APPAREILS ET PROCÉDÉS MATÉRIELS PERMETTANT LA PRÉ-LECTURE D'UN BLOC MULTIDIMENSIONNEL D'ÉLÉMENTS À PARTIR D'UN RÉSEAU MULTIDIMENSIONNEL
Abstract: front page image
(EN)Methods and apparatuses relating to a prefetch instruction to prefetch a multidimensional block of elements from a multidimensional array into a cache. In one embodiment, a hardware processor includes a decoder to decode a prefetch instruction to prefetch a multidimensional block of elements from a multidimensional array into a cache, wherein at least one operand of the prefetch instruction is to indicate a system memory address of an element of the multidimensional block of elements, a stride of the multidimensional block of elements, and boundaries of the multidimensional block of elements, and an execution unit to execute the prefetch instruction to generate system memory addresses of the other elements of the multidimensional block of elements, and load the multidimensional block of elements into the cache from the system memory addresses.
(FR)L'invention concerne des procédés et des appareils relatifs à une instruction de pré-lecture permettant la pré-lecture d'un bloc multidimensionnel d'éléments à partir d'un réseau multidimensionnel dans une mémoire cache. Dans un mode de réalisation, un processeur matériel comprend un décodeur permettant de décoder une instruction de pré-lecture pour la pré-lecture d'un bloc multidimensionnel d'éléments à partir d'un réseau multidimensionnel dans une mémoire cache, au moins un opérande de l'instruction de pré-lecture indiquant une adresse de mémoire système d'un élément du bloc multidimensionnel d'éléments, une cadence du bloc multidimensionnel d'éléments, et les limites du bloc multidimensionnel d'éléments, et une unité d'exécution permettant d'exécuter l'instruction de pré-lecture afin de générer des adresses de mémoire système des autres éléments du bloc multidimensionnel d'éléments, et de charger le bloc multidimensionnel d'éléments dans la mémoire cache à partir des adresses de mémoire système.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)