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1. (WO2016105767) INSTRUCTION AND LOGIC TO PERFORM A FUSED SINGLE CYCLE INCREMENT-COMPARE-JUMP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/105767    International Application No.:    PCT/US2015/062098
Publication Date: 30.06.2016 International Filing Date: 23.11.2015
IPC:
G06F 9/38 (2006.01), G06F 9/30 (2006.01), G06F 7/57 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: LAI, Patrick P.; (US).
SONDAG, Tyler N.; (US).
WINKEL, Sebastian; (US).
XEKALAKIS, Polychronis; (US).
SCHUCHMAN, Ethan; (US)
Agent: NICHOLSON, David F.; (US)
Priority Data:
14/582,053 23.12.2014 US
Title (EN) INSTRUCTION AND LOGIC TO PERFORM A FUSED SINGLE CYCLE INCREMENT-COMPARE-JUMP
(FR) INSTRUCTION ET LOGIQUE POUR RÉALISER UNE INSTRUCTION D'INCRÉMENTATION-COMPARAISON-SAUT DE CYCLE UNIQUE FUSIONNÉE
Abstract: front page image
(EN)In one embodiment a binary translation is used to fuse multiple macroinstructions of an instruction set architecture into a single macroinstruction. Fusible instruction sequences include a sequence of increment, compare, and jump instructions. In one embodiment, a processing device provides support for the fused macroinstruction. In one embodiment, the processing device executes the fused macroinstruction within a single execution stage of a processor pipeline. In one embodiment, the fused macroinstruction is performed within a single execution cycle.
(FR)Conformément à un mode de réalisation, une traduction binaire est utilisée pour fusionner de multiples macro-instructions d’une architecture d’ensemble d’instructions en une macro-instruction unique. Des séquences d’instructions pouvant être fusionnées comprennent une séquence d’instructions d’incrémentation, de comparaison et de saut. Dans un mode de réalisation, un dispositif de traitement permet une prise en charge de la macro-instruction fusionnée. Dans un mode de réalisation, le dispositif de traitement exécute la macro-instruction fusionnée dans un étage d’exécution unique d’un pipeline de processeur. Dans un mode de réalisation, la macro-instruction fusionnée est réalisée dans un cycle d’exécution unique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)