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1. (WO2016105396) DIFFUSION TOLERANT III-V SEMICONDUCTOR HETEROSTRUCTURES AND DEVICES INCLUDING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/105396    International Application No.:    PCT/US2014/072213
Publication Date: 30.06.2016 International Filing Date: 23.12.2014
IPC:
H01L 21/18 (2006.01), H01L 21/20 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Blvd Santa Clara, California 95052 (US)
Inventors: KENNEL, Harold W.; (US).
METZ, Matthew V.; (US).
RACHMADY, Willy; (US).
DEWEY, Gilbert; (US).
MOHAPATRA, Chandra S.; (US).
MURTHY, Anand S.; (US).
KAVALIEROS, Jack T.; (US).
GHANI, Tahir; (US)
Agent: PFLEGER, Edmund P.; (US)
Priority Data:
Title (EN) DIFFUSION TOLERANT III-V SEMICONDUCTOR HETEROSTRUCTURES AND DEVICES INCLUDING THE SAME
(FR) HÉTÉROSTRUCTURES À SEMI-CONDUCTEURS III-V RÉSISTANT À LA DIFFUSION ET DISPOSITIFS LES COMPRENANT
Abstract: front page image
(EN)Semiconductor devices including a subfin including a first III-V compound semiconductor and a channel including a second III-V compound semiconductor are described. In some embodiments the semiconductor devices include a substrate including a trench defined by at least two trench sidewalls, wherein the first III-V compound semiconductor is deposited on the substrate within the trench and the second III-V compound semiconductor is epitaxially grown on the first III-V compound semiconductor. In some embodiments, a conduction band offset between the first III-V compound semiconductor and the second III-V compound semiconductor is greater than or equal to about 0.3 electron volts. Methods of making such semiconductor devices and computing devices including such semiconductor devices are also described.
(FR)La présente invention concerne des dispositifs à semi-conducteurs comprenant un premier sous-aileron comprenant un premier semi-conducteur composite III-V et un canal comprenant un second semi-conducteur composite III-V. Selon certains modes de réalisation, les dispositifs à semi-conducteurs présentent un substrat comprenant une tranchée délimitée par au moins deux parois latérales de tranchée, le premier semi-conducteur composite III-V étant déposé sur le substrat à l'intérieur de la tranchée et le second semi-conducteur composite III-V étant obtenu par croissance épitaxiale sur le premier semi-conducteur composite III-V. Selon certains modes de réalisation, un décalage de bande de conduction entre le premier semi-conducteur composite III-V et le second semi-conducteur composite III-V est supérieur ou égal à environ 0,3 électron-volt. L'invention concerne également des procédés de fabrication de ces dispositifs à semi-conducteurs et des dispositifs informatiques comprenant ces dispositifs à semi-conducteurs.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)