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1. (WO2016104216) SEMICONDUCTOR DEVICE, DISPLAY DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/104216    International Application No.:    PCT/JP2015/084915
Publication Date: 30.06.2016 International Filing Date: 14.12.2015
IPC:
H01L 29/786 (2006.01), G02F 1/1368 (2006.01), G09F 9/00 (2006.01), G09F 9/30 (2006.01), H01L 21/336 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522 (JP)
Inventors: OKADA Kuniaki; (--).
UCHIDA Seiichi; (--).
UEDA Naoki; (--).
KATOH Sumio; (--)
Agent: OKUDA Seiji; (JP)
Priority Data:
2014-264801 26.12.2014 JP
Title (EN) SEMICONDUCTOR DEVICE, DISPLAY DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, DISPOSITIF D'AFFICHAGE ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置、表示装置および半導体装置の製造方法
Abstract: front page image
(EN)This semiconductor device (100A) is provided with a thin film transistor (10), an interlayer insulating layer (22) that covers the thin film transistor, and a transparent conductive layer (24) that is formed on the interlayer insulating layer. A metal oxide layer (16) of the thin film transistor comprises a first portion (16a) that overlaps a gate electrode (12), with a gate insulating layer (14) being interposed therebetween, and a second portion (16b) that does not overlap the gate electrode (12). The second portion (16b) traverses an edge (e2) of a drain electrode (18d) when viewed from the normal direction of a substrate (11), said edge (e2) being different from a first portion-side edge (e1). The interlayer insulating layer comprises a contact hole (22a) that is arranged so as to overlap a part of the drain electrode (18d) and at least a part of the second portion (16b) of the metal oxide layer when viewed from the normal direction of the substrate. The transparent conductive layer (24) is in contact with the drain electrode (18d), the second portion (16b) and the gate insulating layer (14) within the contact hole (22a).
(FR)La présente invention concerne un dispositif à semi-conducteur (100A) qui comprend un transistor à couches minces (10), une couche isolante intercouche (22) qui couvre le transistor à couches minces, et une couche conductrice transparente (24) qui est formée sur la couche isolante intercouche. Une couche d'oxyde métallique (16) du transistor à couches minces comprend une première partie (16a) qui chevauche une électrode de grille (12), avec une couche isolante de grille (14) intercalée entre elles, et une seconde partie (16b) qui ne chevauche pas l'électrode de grille (12). La seconde partie (16b) traverse un bord (e2) d'une électrode de drain (18d) quand on regarde dans la direction normale d'un substrat (11), ledit bord (e2) étant différent d'un bord côté première partie (e1). La couche isolante intercouche comprend un trou de contact (22a) qui est agencé de manière à chevaucher une partie de l'électrode de drain (18d) et au moins une partie de la seconde partie (16b) de la couche d'oxyde métallique quand on regarde dans la direction normale du substrat. La couche conductrice transparente (24) est en contact avec l'électrode de drain (18d), la seconde partie (16b) et la couche isolante de grille (14) à l'intérieur du trou de contact (22A).
(JA) 半導体装置(100A)は、薄膜トランジスタ(10)と、薄膜トランジスタを覆う層間絶縁層(22)と、層間絶縁層上に形成された透明導電層(24)とを備え、薄膜トランジスタの金属酸化物層(16)は、ゲート絶縁層(14)を介してゲート電極(12)と重なる第1部分(16a)と、ゲート電極(12)と重ならない第2部分(16b)とを含み、第2部分(16b)は、基板(11)の法線方向から見たときにドレイン電極(18d)における第1部分側のエッジ(e1)とは異なるエッジ(e2)を横切っており、層間絶縁層は、基板の法線方向から見たときに、ドレイン電極(18d)の一部、および金属酸化物層の第2部分(16b)の少なくとも一部と重なるように配置されたコンタクトホール(22a)を有し、透明導電層(24)は、コンタクトホール(22a)内で、ドレイン電極(18d)、第2部分(16b)およびゲート絶縁層(14)と接する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)