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1. (WO2016101836) CLOCK DELAY METHOD AND DEVICE, DELAY PHASE LOCKED LOOP AND DIGITAL CLOCK MANAGEMENT UNIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/101836    International Application No.:    PCT/CN2015/097729
Publication Date: 30.06.2016 International Filing Date: 17.12.2015
IPC:
H03L 7/08 (2006.01)
Applicants: SHENZHEN STATE MICROELECTRONICS CO., LTD [CN/CN]; No. A, 6F, Guowei R & D Building No.015, Gaoxin S. Ave. 1st, Nanshan District Shenzhen, Guangdong 518057 (CN)
Inventors: BAO, Chaowei; (CN).
CUI, Shetao; (CN).
YAO, Weirong; (CN).
WANG, Peining; (CN)
Agent: DHC IP ATTORNEYS; Unit B2, Building No.28, Haiwan Garden Shekou Haichang Street, Nanshan District Shenzhen, Guangdong 518067 (CN)
Priority Data:
201410835917.3 26.12.2014 CN
Title (EN) CLOCK DELAY METHOD AND DEVICE, DELAY PHASE LOCKED LOOP AND DIGITAL CLOCK MANAGEMENT UNIT
(FR) PROCÉDÉ ET DISPOSITIF DE RETARD D'HORLOGE, BOUCLE À VERROUILLAGE DE PHASE DE RETARD ET UNITÉ DE GESTION D'HORLOGE NUMÉRIQUE
(ZH) 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元
Abstract: front page image
(EN)A clock delay method and device, a delay phase locked loop and a digital clock management unit. The clock delay method comprises: step 1, delaying an input clock for Ti through a delay line (44), so as to obtain an output clock; step 2, comparing the input clock with the output clock, and if the input clock lags behind the output clock, returning to step 1 and delaying the input clock for (Ti + Tx)/2 through the delay line (44) once again; and if the input clock is ahead of the output clock, returning to step 1 and delaying the input clock for (Ty + Ti)/2 through the delay line (44) once again; and until the input clock is aligned with the output clock, outputting the output clock as aligned with the input clock. By means of the technical solution, alignment is realized in a dichotomic-type successive approximation method, at most, N clock cycles are needed, and in the case where the input clock is significantly different from the output clock, the locking speed of a DLL is accelerated, thereby increasing the operating speed of a chip system.
(FR)L'invention concerne un procédé et un dispositif de retard d'horloge, une boucle à verrouillage de phase de retard et une unité de gestion d'horloge numérique. Le procédé de retard d'horloge comprend : l'étape 1, consistant à retarder une horloge d'entrée pour Ti par l'intermédiaire d'une ligne à retard (44), de manière à obtenir une horloge de sortie ; l'étape 2, consistant à comparer l'horloge d'entrée et l'horloge de sortie, et si l'horloge d'entrée est en retard par rapport à l'horloge de sortie, à retourner à l'étape 1 et à retarder à nouveau l'horloge d'entrée pour (Ti+ Tx)/2 par l'intermédiaire de la ligne à retard (44) ; et si l'horloge d'entrée est en avance par rapport à l'horloge de sortie, à retourner à l'étape 1 et à retarder à nouveau l'horloge d'entrée pour (Ty+ Ti)/2 par l'intermédiaire de la ligne à retard (44) ; et jusqu'à ce que l'horloge d'entrée soit alignée avec l'horloge de sortie, à délivrer en sortie l'horloge de sortie alignée avec l'horloge d'entrée. La solution technique permet l'alignement dans un procédé d'approximations successives de type dichotomique, au plus, N cycles d'horloge sont nécessaires, et dans le cas où l'horloge d'entrée est significativement différente de l'horloge de sortie, la vitesse de verrouillage d'une DLL est accélérée, ce qui permet d'augmenter la vitesse de fonctionnement d'un système de puce.
(ZH)一种时钟延迟方法、装置、延迟锁相环及数字时钟管理单元,时钟延迟方法包括:步骤一、通过延迟线(44)将输入时钟延迟T i,得到输出时钟;步骤二、比较输入时钟和输出时钟,若输入时钟滞后于输出时钟,回到步骤一重新通过延迟线(44)将输入时钟延迟(T i+T x)/2,若输入时钟超前于输出时钟,回到步骤一重新通过延迟线(44)将输入时钟延迟(T y+T i)/2;直到输入时钟和输出时钟对齐,输出与输入时钟对齐的输出时钟。通过以上技术方案,采用的是二分式逐次逼近的方式来实现对齐,最多需要N个时钟周期,在输入时钟和输出时钟相差较大的情况下,加快了DLL的锁定速度,提高了芯片系统的工作速度。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)