WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2016101401) METHOD FOR MANUFACTURING LOW-TEMPERATURE POLYCRYSTALLINE SILICON TFT SUBSTRATE AND STRUCTURE OF LOW-TEMPERATURE POLYCRYSTALLINE SILICON TFT SUBSTRATE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/101401    International Application No.:    PCT/CN2015/072558
Publication Date: 30.06.2016 International Filing Date: 09.02.2015
IPC:
H01L 21/77 (2006.01), H01L 27/12 (2006.01)
Applicants: SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO.,LTD. [CN/CN]; NO.9-2, Tangming Road, Guangming District of Shenzhen, Guangdong 518132 (CN)
Inventors: LU, Gaiping; (CN)
Agent: COMIPS INTELLECTUAL PROPERTY OFFICE; Room 15E, Shenkan Building, Shangbu Zhong Road, Futian District Shenzhen, Guangdong 518028 (CN)
Priority Data:
201410817492.3 24.12.2014 CN
Title (EN) METHOD FOR MANUFACTURING LOW-TEMPERATURE POLYCRYSTALLINE SILICON TFT SUBSTRATE AND STRUCTURE OF LOW-TEMPERATURE POLYCRYSTALLINE SILICON TFT SUBSTRATE
(FR) PROCÉDÉ DE FABRICATION DE SUBSTRAT DE TFT AU SILICIUM POLYCRISTALLIN BASSE TEMPÉRATURE, ET STRUCTURE DE SUBSTRAT DE TFT AU SILICIUM POLYCRISTALLIN BASSE TEMPÉRATURE
(ZH) 低温多晶硅TFT基板的制作方法及其结构
Abstract: front page image
(EN)A method for manufacturing a low-temperature polycrystalline silicon TFT substrate and a structure of the low-temperature polycrystalline silicon TFT substrate. The method comprises: step 1, providing a substrate (1) and depositing a buffer layer (2); step 2, depositing and patterning an amorphous silicon layer (3); step 3, depositing and patterning a silicon oxide layer (4); step 4, performing excimer laser annealing treatment on the amorphous silicon layer (3) with the silicon oxide layer (4) as a photomask, so that the amorphous silicon layer (3) is crystalized and converted into a polycrystalline silicon layer; step 5, forming a first polycrystalline silicon section (31) and a second polycrystalline silicon section (32); step 6, defining an N-type heavily doped region and an N-type lightly doped region on the first polycrystalline silicon section (31) and the second polycrystalline silicon section (32) respectively, and obtaining lightly doped drain regions; step 7, depositing and patterning a gate insulation layer (5); step 8, forming a first gate (61) and a second gate (62); step 9, forming via holes (70); and step 10, forming a first source/drain (81) and a second source/drain (82).
(FR)L'invention porte sur un procédé de fabrication d'un substrat de transistor à couches minces (TFT) au silicium polycristallin basse température, et sur la structure du substrat de TFT au silicium polycristallin basse température. Le procédé comprend les étapes suivantes : étape 1, production d'un substrat (1) et dépôt d'une couche tampon (2) ; étape 2, dépôt et formation des motifs d'une couche de silicium amorphe (3) ; étape 3, dépôt et formation des motifs d'une couche d'oxyde de silicium (4) ; étape 4, exécution d'un traitement de recuit par laser à excimère sur la couche de silicium amorphe (3), la couche d'oxyde de silicium (4) servant de masque photographique, de manière à cristalliser la couche de silicium amorphe (3) et à la convertir en une couche de silicium polycristallin ; étape 5, formation d'une première section de silicium polycristallin (31) et d'une seconde section de silicium polycristallin (32) ; étape 6, définition d'une zone fortement dopée du type N et d'une zone faiblement dopée du type N sur la première section de silicium polycristallin (31) et la seconde section de silicium polycristallin (32) respectivement, et obtention de zones de drain légèrement dopées ; étape 7, dépôt et formation des motifs d'une couche d'isolation de grille (5) ; étape 8, formation d'une première grille (61) et d'une seconde grille (62) ; étape 9, formation de trous d'interconnexion (70) ; et étape 10, formation d'une première source/premier drain (81) et d'une seconde source/second drain (82).
(ZH)一种低温多晶硅TFT基板的制作方法及其结构,该方法包括:步骤1、提供基板(1),沉积缓冲层(2);步骤2、沉积并图案化非晶硅层(3);步骤3、沉积并图案化氧化硅层(4);步骤4、以氧化硅层(4)为光罩,对非晶硅层(3)进行准分子激光退火处理,使其结晶、转变为多晶硅层;步骤5、得到第一多晶硅段(31)与第二多晶硅段(32);步骤6、分别在第一多晶硅段(31)、第二多晶硅段(32)上定义出N型重掺杂和N型轻掺杂区域,并得到轻掺杂漏区;步骤7、沉积并图案化栅极绝缘层(5);步骤8、形成第一栅极(61)、及第二栅极(62);步骤9、形成过孔(70);步骤10、形成第一源/漏极(81)、及第二源/漏极(82)。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)