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1. (WO2016099725) DELAY RESILIENT DECISION FEEDBACK EQUALIZER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/099725    International Application No.:    PCT/US2015/060440
Publication Date: 23.06.2016 International Filing Date: 12.11.2015
IPC:
H04L 25/03 (2006.01), H04L 25/08 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054 (US)
Inventors: LAUFER, Amir; (IL).
LEVIN, Itamar; (IL)
Agent: MUGHAL, Usman A.; (US)
Priority Data:
14/572,756 16.12.2014 US
Title (EN) DELAY RESILIENT DECISION FEEDBACK EQUALIZER
(FR) ÉGALISEUR DE RÉTROACTION DE DÉCISION SOUPLE DE RETARD
Abstract: front page image
(EN)Described is an apparatus which comprises a decision feedback equalizer (DFE) having a first DFE tap path and non-first DFE tap paths, wherein the DFE includes a variable delay circuit in a signal path of the non-first DFE tap paths. In some embodiment, an apparatus is provided which comprises: a summer; a slicer to receive input from the summer; a first feedback loop to cancel a first post-cursor, the first feedback loop forming a loop by coupling the slicer to the summer; and a second feedback loop to cancel a second post-cursor, the second feedback loop forming a loop by coupling an input of the first feedback loop to the summer, wherein the second feedback loop having a programmable delay at its input.
(FR)L’invention concerne un appareil qui comprend un égaliseur de rétroaction de décision (DFE) ayant un premier chemin de tapotement de DFE et des non-premiers chemins de tapotement de DFE, le DFE comprenant un circuit de retard variable dans un chemin de signal des non-premiers chemins de tapotement de DFE. Dans un certain mode de réalisation, un appareil est proposé, lequel comprend : un sommateur ; un éminceur pour recevoir une entrée à partir du sommateur ; une première boucle de rétroaction pour annuler un premier post-curseur, la première boucle de rétroaction formant une boucle par couplage de l’éminceur au sommateur ; et une seconde boucle de rétroaction pour annuler un second post-curseur, la seconde boucle de rétroaction formant une boucle par couplage d’une entrée de la première boucle de rétroaction au sommateur, la seconde boucle de rétroaction ayant un retard programmable au niveau de son entrée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)