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1. (WO2016099523) STACKED SEMICONDUCTOR DEVICE PACKAGE WITH IMPROVED INTERCONNECT BANDWIDTH
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/099523    International Application No.:    PCT/US2014/071327
Publication Date: 23.06.2016 International Filing Date: 19.12.2014
IPC:
H01L 25/065 (2006.01), H01L 23/48 (2006.01)
Applicants: INTEL IP CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: GEISSLER, Christian; (DE).
SEIDEMANN, Georg; (DE).
REINGRUBER, Klaus; (DE)
Agent: VRBANAC, Michael, D.; (US)
Priority Data:
Title (EN) STACKED SEMICONDUCTOR DEVICE PACKAGE WITH IMPROVED INTERCONNECT BANDWIDTH
(FR) BOÎTIER DE DISPOSITIF À SEMI-CONDUCTEUR EMPILÉ PRÉSENTANT UNE MEILLEURE BANDE PASSANTE D'INTERCONNEXION
Abstract: front page image
(EN)The present disclosure describes embodiments of a stacked semiconductor device package and associated techniques and configurations. A package may include a packaging substrate having interconnects and a first semiconductor device attached to one side and a second semiconductor device attached to the opposite side. The devices may be attached in a flip chip configuration with pad sides facing each other on opposite sides of the substrate. The devices may be electrically coupled by the interconnects. The devices may be electrically coupled to fan out pads on the substrate. A dielectric layer may be coupled to the second side of the substrate and encapsulate the second device. Vias may route electrical signals from the fan out area through the dielectric layer and into a redistribution layer coupled to the dielectric layer. Other embodiments may be described and/or claimed.
(FR)La présente invention porte, dans des modes de réalisation, sur un boîtier de dispositif à semi-conducteur empilé et sur des techniques et sur des configurations associées. Un boîtier peut comprendre un substrat d'encapsulation ayant des interconnexions et un premier dispositif à semi-conducteur fixé sur un côté et un second dispositif à semi-conducteur fixé sur le côté opposé. Les dispositifs peuvent être fixés dans une configuration de puce retournée, les côtés de plages de connexion se faisant face sur les côtés opposés du substrat. Les dispositifs peuvent être couplés électriquement par les interconnexions. Les dispositifs peuvent être couplés électriquement à des plages de sortance sur le substrat. Une couche diélectrique peut être couplée au second côté du substrat et encapsuler le second dispositif. Des trous d'interconnexion peuvent acheminer des signaux électriques depuis la zone de sortance à travers la couche diélectrique et dans une couche de redistribution couplée à la couche diélectrique. D'autres modes de réalisation peuvent être décrits et/ou revendiqués.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)