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1. (WO2016098691) CONDUCTOR DEVICE, MANUFACTURING METHOD, ELECTRONIC DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/098691    International Application No.:    PCT/JP2015/084760
Publication Date: 23.06.2016 International Filing Date: 11.12.2015
IPC:
H01L 25/065 (2006.01), G06F 12/00 (2006.01), G11C 5/00 (2006.01), G11C 29/00 (2006.01), H01L 21/3205 (2006.01), H01L 21/768 (2006.01), H01L 23/522 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01), H01L 27/146 (2006.01), H04N 5/369 (2011.01)
Applicants: SONY CORPORATION [JP/JP]; 1-7-1, Konan, Minato-ku, Tokyo 1080075 (JP)
Inventors: TAKAHASHI Hiroshi; (JP).
ARAKAWA Tomofumi; (JP).
ISHIDA Minoru; (JP)
Agent: NISHIKAWA Takashi; (JP)
Priority Data:
2014-256047 18.12.2014 JP
2015-236452 03.12.2015 JP
Title (EN) CONDUCTOR DEVICE, MANUFACTURING METHOD, ELECTRONIC DEVICE
(FR) DISPOSITIF CONDUCTEUR, PROCÉDÉ DE FABRICATION, DISPOSITIF ÉLECTRONIQUE
(JA) 半導体装置、製造方法、電子機器
Abstract: front page image
(EN)The present invention relates to a semiconductor device which comprises multiple semiconductor devices laminated together and which allows the laminated semiconductor devices to be identified, and further relates to a manufacturing method and an electronic device. This semiconductor device comprises multiple semiconductor devices laminated together and formed into a single body, is provided with a first through-electrode for connection to other semiconductor devices, and a second through-electrode for connecting an internal element to the first through-electrode, and the second through-electrode is arranged in different positions for each of the laminated semiconductor devices. The second through-electrode represents the position of lamination when laminated. After lamination, the address of the laminated semiconductor devices in the lamination direction is identified by writing with an external signal. The present technique can be applied to memory chips and FPGA chips.
(FR)La présente invention concerne un dispositif à semi-conducteur qui comprend de multiples dispositifs à semi-conducteur stratifiés ensemble et qui permet aux dispositifs à semi-conducteur stratifiés d'être identifiés, et concerne en outre un procédé de fabrication et un dispositif électronique. Ce dispositif à semi-conducteur comprend de multiples dispositifs à semi-conducteur stratifiés ensemble et formés en un corps unique, est pourvu d'une première électrode traversante pour une connexion à d'autres dispositifs à semi-conducteur, et une seconde électrode traversante pour connecter un élément interne à la première électrode traversante, la seconde électrode traversante étant agencée dans des positions différentes pour chacun des dispositifs à semi-conducteur stratifiés. La seconde électrode traversante représente la position de stratification lorsqu'elle est stratifiée. Après stratification, l'adresse des dispositifs à semi-conducteur stratifiés dans la direction de stratification est identifiée en écrivant au moyen d'un signal externe. La présente technique peut être appliquée à des puces mémoires et à des puces FPGA.
(JA) 本技術は、半導体装置を積層し、積層された半導体装置を識別することができるようにする半導体装置、製造方法、電子機器に関する。 複数の半導体装置と積層され、一体化される半導体装置であり、他の半導体装置と接続するための第1の貫通電極と、第1の貫通電極と内部の素子を接続する第2の貫通電極とを備え、第2の貫通電極は、積層される半導体装置毎に異なる位置に配置されている。第2の貫通電極は、積層されたときの積層位置を表す。積層後に、外部信号による書き込みにより、積層された半導体装置の積層方向のアドレスが同定される。本技術は、メモリチップやFPGAチップに適用できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)