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1. (WO2016097805) CACHE MEMORY BUDGETED BY WAYS ON MEMORY ACCESS TYPE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/097805    International Application No.:    PCT/IB2014/003219
Publication Date: 23.06.2016 International Filing Date: 14.12.2014
IPC:
G06F 12/08 (2006.01)
Applicants: VIA ALLIANCE SEMICODUCTOR CO., LTD. [CN/CN]; Room 301, No. 2537, Jinke Road Zhangjiang Hi-tech Park Shanghai, 201203 (CN)
Inventors: HOOKER, Rodney, E.; (US).
EDDY, Colin; (US).
REED, Douglas, R.; (US).
GREER, John, Michael; (US)
Priority Data:
Title (EN) CACHE MEMORY BUDGETED BY WAYS ON MEMORY ACCESS TYPE
(FR) MÉMOIRE CACHE BUDGÉTISÉE PAR DES VOIES SUR UN TYPE D’ACCÈS À UNE MÉMOIRE
Abstract: front page image
(EN)A set associative cache memory (102), comprising: an array (104) of storage elements (112) arranged as N ways; an allocation unit (106) that allocates the storage elements of the array in response to memory accesses that miss in the cache memory (102); wherein each of the memory accesses has an associated memory access type (MAT) (101) of a plurality of predetermined MATs, wherein the MAT is received by the cache memory; a mapping (108) that, for each MAT of the plurality of predetermined MATs, associates the MAT with a subset of one or more ways of the N ways; wherein for each memory access of the memory accesses, the allocation unit allocates into a way of the subset of one or more ways that the mapping associates with the MAT of the memory access; and wherein the mapping is dynamically updatable during operation of the cache memory.
(FR)L’invention concerne une mémoire cache associative d’ensemble (102), comprenant : un réseau (104) d’éléments de stockage (112) agencés sous la forme de N voies ; une unité d’attribution (106) qui attribue les éléments de stockage du réseau en réponse à l'absence d'accès à une mémoire dans la mémoire cache (102) ; chacun des accès à une mémoire ayant un type d’accès à une mémoire (MAT) (101) associé d’une pluralité de MAT prédéterminés, le MAT étant reçu par la mémoire cache ; un mappage (108) qui, pour chaque MAT de la pluralité de MAT prédéterminés, associe le MAT à un sous-ensemble d’une ou plusieurs voies des N voies ; pour chaque accès à une mémoire des accès à une mémoire, l’unité d’allocation allouant dans une voie du sous-ensemble d’une ou plusieurs voies le fait que le mappage est associé au MAT de l’accès à une mémoire ; et le mappage pouvant être mis à jour de manière dynamique durant le fonctionnement de la mémoire cache.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)