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Pub. No.:    WO/2016/097700    International Application No.:    PCT/GB2015/053864
Publication Date: 23.06.2016 International Filing Date: 11.12.2015
H03L 7/193 (2006.01)
Applicants: NORDIC SEMICONDUCTOR ASA [NO/NO]; Otto Nielsens veg 12 7004 Trondheim (NO).
SAMUELS, Adrian James [GB/GB]; (GB) (MG only)
Inventors: WEBERG, Stein Erik; (NO).
PIHL, Johnny; (NO)
Agent: DEHNS; St Bride's House 10 Salisbury Square London Greater London EC4Y 8JD (GB)
Priority Data:
1422352.3 16.12.2014 GB
Abstract: front page image
(EN)A variable frequency divider arrangement is arranged to divide a frequency of an incoming signal by a variable number D to provide a resultant signal. The arrangement comprises: a first counter (108) having a first clock input and a first output undergoing a single cycle for P cycles of said first clock if a first control input is in a first state or undergoing a single cycle for P+1 cycles of said first clock if said first control input is in a second state; a second counter (110) in series with said first counter (108) and having a second clock input and a second output undergoing a single cycle for every N cycles of said second clock, wherein N is an integer predetermined by a second control input; and a controller arranged to (112) determine said first and second control inputs such that said first control input is in said second state for a number A of first clock cycles such that D=N*P+A and wherein said controller (112) is arranged to select N and A such that the resultant signal has cumulative high and low times which are the same to within half a cycle of said second clock input.
(FR)La présente invention concerne un agencement de diviseur de fréquence variable conçu pour diviser une fréquence d'un signal entrant par un nombre variable D pour fournir un signal résultant. L'agencement comprend : un premier compteur (108) ayant une première entrée d'horloge et une première sortie subissant un cycle unique pour P cycles de ladite première horloge si une première entrée de commande est dans un premier état ou subissant un cycle unique pour P+1 cycles de ladite première horloge si ladite première entrée de commande est dans un second état ; un second compteur (110) en série avec ledit premier compteur (108) et ayant une seconde entrée d'horloge et une seconde sortie subissant un cycle unique pour tous les N cycles de ladite seconde horloge, N étant un nombre entier prédéfini par une seconde entrée de commande ; et un organe de commande conçu pour (112) déterminer lesdites première et seconde entrées de commande de sorte que ladite première entrée de commande soit dans ledit second état pour un nombre A de premiers cycles d'horloge de telle sorte que D = N * P + A et ledit organe de commande (112) étant conçu pour sélectionner N et A de sorte que le signal résultant possède des temps haut et bas cumulés qui soient identiques à l'intérieur d'un demi-cycle de ladite seconde entrée d'horloge.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)