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1. (WO2016095263) LOW TEMPERATURE POLY-SILICON ARRAY SUBSTRATE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/095263    International Application No.:    PCT/CN2014/095326
Publication Date: 23.06.2016 International Filing Date: 29.12.2014
IPC:
G02F 1/1362 (2006.01), H01L 27/12 (2006.01)
Applicants: SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; No.9-2,Tangming Rd, Guangming New District Shenzhen, Guangdong 518132 (CN)
Inventors: DU, Peng; (CN).
HU, Yutong; (CN)
Agent: GUANGZHOU SCIHEAD PATENT AGENT CO.. LTD; Room 1508, Huihua Commercial & Trade Building No. 80, XianLie Zhong Road, Yuexiu Guangzhou, Guangdong 510070 (CN)
Priority Data:
201410784820.4 16.12.2014 CN
Title (EN) LOW TEMPERATURE POLY-SILICON ARRAY SUBSTRATE
(FR) SUBSTRAT MATRICIEL EN POLYSILICIUM BASSE TEMPÉRATURE
(ZH) 一种LTPS阵列基板
Abstract: front page image
(EN)A low temperature poly-silicon (LTPS) array substrate, the array substrate comprising: multiple LTPS thin-film transistors, a bottom transparent conductive layer (32), a protection layer (34) and a top transparent conductive layer (36); each of the LTPS thin-film transistors comprises, in a sequentially stacking arrangement, a substrates (10), a patterned light-shielding layer (12), a buffer layer (14), a patterned poly-silicon layer (16), a gate insulating layer (18), a scanning line (22), a common electrode line, an insulating layer (24), a source-drain electrode (28) and a flat layer (30); the light-shielding layer (12) covers the scanning line (22) and the source-drain electrode (28); a patterned third metal layer (38) is formed between the protection layer (34) and the bottom transparent conductive layer (32), and comprises a first area (381) and a second area (382) arranged crossing the first area (381), the first area (381) covering a data line (26), and one portion of the second area (382) is stacked on a side position of the light-shielding layer (12) adjacent to the source-drain electrode (28).
(FR)La présente invention concerne un substrat matriciel en polysilicium basse température (LTPS), le substrat matriciel comprenant : de multiples transistors à couches minces de LTPS, une couche conductrice transparente inférieure (32), une couche de protection (34) et une couche conductrice transparente supérieure (36) ; chacun des transistors à couches minces de LTPS comprend, selon une disposition d'empilement séquentielle, un substrat (10), une couche de protection contre la lumière (12) structurée, une couche tampon (14), une couche de polysilicium (16) structurée, une couche d'isolation de grille (18), une ligne de balayage (22), une ligne d'électrode commune, une couche d'isolation (24), une électrode source-déversoir (28) et une couche plate (30) ; la couche de protection contre la lumière (12) recouvre la ligne de balayage (22) et l'électrode déversoir (28) ; une troisième couche métallique (38) structurée est formée entre la couche de protection (34) et la couche conductrice transparente inférieure (32), et comprend une première zone (381) et une seconde zone (382) disposée de façon à couper la première zone (381), la première zone (381) couvrant une ligne de données (26), et une partie de la seconde zone (382) est empilée à une position latérale de la couche de protection contre la lumière (12) adjacente à l'électrode source-déversoir (28).
(ZH)一种LTPS阵列基板,其包括多个低温多晶硅薄膜晶体管及底层透明导电层(32)、保护层(34)以及顶层透明导电层(36)。每一低温多晶硅薄膜晶体管包括依次叠加形成的基板(10),图形化的遮光层(12)、缓冲层(14)、图像化的多晶硅层(16)、栅极绝缘层(18)、扫描线(22)和公共电极线、绝缘层(24)、源漏极(28)、平坦层(30)。遮光层(12)覆盖扫描线(22)与源漏极(28),底层透明导电层(32)上与保护层(34)之间形成有图案化的第三金属层(38),图案化的第三金属层(38)包括第一区域(381)及与第一区域(381)相交设置的第二区域(382),第一区域(381)遮盖数据线(26),第二区域(382)的一部分与遮光层(12)靠近源漏极(28)的一侧位置叠加设置。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)